Clock and data recovery unit

专利摘要:
Takt- und Datenwiedergewinnungseinheit zum Wiedergewinnen bzw. Wiederherstellen eines empfangenen seriellen Datenbitstromes, welche eine Phasenjustiervorrichtung zum Justieren einer Abtastzeit im Zentrum eines Einheitsintervalls (UI) des empfangenen Datenstromes besitzt, wobei die Phasenjustiervorrichtung aufweist: eine Vorrichtung zum Erzeugen äquidistanter Referenzphasensignale; eine Phaseninterpolationseinheit (PIU), welche die erzeugten Referenzphasensignale um eine vorher festgelegte Granularität bzw. Normgröße in Antwort auf ein Drehsteuersignal dreht; eine Überabtasteinheit (OSU) zum Überabtasten des empfangenen Datenstromes mit den gedrehten Referenzphasensignalen entsprechend einer vorher festgelegten Überabtastrate (OSR); eine Serien-zu-parallel-Wandlereinheit, welche den überabgetasteten Datenstrom in einen deseriellen bzw. serien-parallel-umgesetzten Datenstrom mit einem vorher festgelegten Dezimierfaktor (DF) wandelt; eine binäre Phasendetektiereinheit (BPD) zum Detektieren einer mittleren Phasendifferenz (AVG-PH) zwischen dem empfangenen seriellen Datenbitstrom und dem gedrehten Referenzphasensignal durch Justieren einer Phasendetektorverstärkung (PDG) in Abhängigkeit von der aktuellen Datendichte (DD) des deseriellen bzw. serien-parallel-umgesetzten Datenstromes, so dass die Änderung der mittleren Phasendetektierverstärkung (PDG) minimiert ist; und ein Regelkreisfilter zum Filtern der detektierten mittleren Phasendifferenz (AVG-PH), um das ...Clock and data recovery unit for recovering a received serial data bit stream, which has a phase adjustment device for adjusting a sampling time in the center of a unit interval (UI) of the received data stream, the phase adjustment device comprising: a device for generating equidistant reference phase signals; a phase interpolation unit (PIU) that rotates the generated reference phase signals by a predetermined granularity in response to a rotation control signal; an oversampling unit (OSU) for oversampling the received data stream with the rotated reference phase signals in accordance with a predetermined oversampling rate (OSR); a series-to-parallel converter unit which converts the oversampled data stream into a serial or serial-converted data stream with a predetermined decimation factor (DF); a binary phase detection unit (BPD) for detecting an average phase difference (AVG-PH) between the received serial data bit stream and the rotated reference phase signal by adjusting a phase detector gain (PDG) as a function of the current data density (DD) of the serial or serial-implemented Data stream so that the change in the average phase detection gain (PDG) is minimized; and a control loop filter for filtering the detected mean phase difference (AVG-PH) in order to ...
公开号:DE102004014695A1
申请号:DE200410014695
申请日:2004-03-25
公开日:2004-11-04
发明作者:Peter Gregorius；Petyo Pentchev
申请人:Infineon Technologies AG；
IPC主号:H03L7-07

专利说明:
[0001] DieErfindung bezieht sich auf eine Takt- und Datenwiedergewinnungseinheitund ein Verfahren zur Takt- und Datenwiedergewinnung, welche zurWiedergewinnung von Datenpulsen geliefert werden, welche starkemRauschen auf einer Übertragungsleitung/-kanalausgesetzt worden sind.TheInvention relates to a clock and data recovery unitand a method for clock and data recovery, which forRecovery of data pulses are delivered which are strongNoise on a transmission line / channelhave been exposed.
[0002] DieBandbegrenzung des Übertragungskanalsführt dazu,dass das Datensignal am Empfängereiner Störungausgesetzt ist, welche durch Intersymbol-Interferenz (ISI) verursachtwird. Das empfangene Signal selbst beinhaltet sowohl deterministischesals auch stochastisches Flankenrauschen.TheBand limitation of the transmission channelleads to,that the data signal at the receivera disturbancewhich is caused by intersymbol interference (ISI)becomes. The received signal itself contains both deterministicas well as stochastic flank noise.
[0003] DieTakt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung liefert eine zuverlässigeWiedergewinnung von Daten in einer stark verrauschten Umgebung undkann in einer Vielkanalanwendung (Multiple Lane Application bzw.Vielfach-Lane-Applikation) verwendet werden. Die erreichte BER ist sehrniedrig (Fehlerrate BER < 10^{^}–15),sogar wenn das empfangene Datensignal nur eine kleine Augenöffnung besitzt.The clock and data recovery unit according to the present invention provides reliable data recovery in a noisy environment and can be used in a multiple channel application (multiple lane application). The BER achieved is very low (error rate BER <10 ^{^} –15), even if the received data signal has only a small eye opening.
[0004] Für Hochgeschwindigkeits-Datenübertragungwerden die Erfordernisse fürdie Übertragungsmodule, hoheGeschwindigkeiten, niedrige Bitfehlerraten (Bitfehlerrate BER) undeine großeReichweite zu besitzen, immer schärfer. Abhängig von dem Kanal und dem Übertragungsmediumist es notwendig, Daten im Gigahertz-Bereich, z.B. bei 2,488 Gbit/sbis 10 Gbit/s, mit so wenig Bitfehlern wie möglich zu übertragen.For high speed data transmissionthe requirements forthe transmission modules, highSpeeds, low bit error rates (bit error rate BER) anda bigHaving range is always sharper. Depending on the channel and the transmission mediumit is necessary to store data in the gigahertz range, e.g. at 2.488 Gbit / sup to 10 Gbit / s, with as few bit errors as possible.
[0005] DieSchaltungen zur Datenwiedergewinnung innerhalb der Transceiver-Modulewerden als Takt- und Datenwiedergewinnungseinheiten (CDR) bezeichnet.Es gibt zwei grundlegende Konzepte für die Datenwiederherstellungentsprechend dem Stand der Technik, d.h. Phasenabgleich und Phasensortierenbzw. – identifizieren.TheData recovery circuits within the transceiver modulesare referred to as clock and data recovery units (CDR).There are two basic concepts for data recoveryaccording to the state of the art, i.e. Phase alignment and phase sortingor - identify.
[0006] 1 zeigt eine Takt- und Datenwiedergewinnungseinheitentsprechend dem Stand der Technik, wie sie in einem digitalen Empfänger angewandtwird. 1 shows a clock and data recovery unit according to the prior art, as used in a digital receiver.
[0007] Ausgelöst durchTakt-Jitter, die Bandbegrenzung der Datenkanäle, Intersymbol-Interferenzen(ISI) sowie Reflexionen und das Übersprechenzwischen den Kanälenbeträgtdas effektive nutzbare Signalaugenöffnen nur ungefähr 35% oderist sogar kleiner als das der jeweiligen Datenbitzelle, so dassin einem 3,125-Gbit/s-realen Bitdatenstrom die (NRZ = non returnto zero bzw. keine Rückkehrzu null)-modulierten Daten nur eine Signalaugenöffnung für jedes Einheitsintervall (UI)besitzen, welches eine Längevon 112 ps hat, währendder Rest der Bitzelle durch Takt-Jitter, Intersymbol-Interferenzen(ISI) und Reflexionen gestörtist.Triggered byClock jitter, the band limitation of the data channels, intersymbol interference(ISI) as well as reflections and crosstalkbetween the channelsisthe effective usable signal eyes only open about 35% oris even smaller than that of the respective data bit cell, so thatin a 3.125 Gbit / s real bit data stream, the (NRZ = non returnto zero or no returnto zero) -modulated data, only one signal eye opening for each unit interval (UI)own which is a lengthof 112 ps whilethe rest of the bit cell due to clock jitter, intersymbol interference(ISI) and reflections disturbedis.
[0008] BeimPhasenjustierungs-(Phasenabgleich-)Verfahren entsprechend dem Standder Technik wird ein Phasenregelkreis (PLL) benutzt, um die Abtastzeitgegenüberdem Signalaugenzentrum des empfangenen Signals (Bitzelle) einzustellen.Ein Flankensteuerungs-D-Flipflop, welcher im Allgemeinen zum Wiederherstellen undSynchronisieren benutzt wird, tastet die am D-Eingang angelegten Daten mit Hilfe derAnstiegsflanke am Takteingang ab.At thePhase adjustment (phase adjustment) procedure according to the statusIn the art, a phase locked loop (PLL) is used to measure the sampling timeacross fromthe signal eye center of the received signal (bit cell).An edge control D flip-flop, which is generally for recovery andSynchronization is used, the data created at the D input is scanned using theRising edge at the clock input.
[0009] 2 zeigt ein auf PLL basierendesTaktwiedergewinnungssystem entsprechend dem Stand der Technik. 2 shows a PLL based clock recovery system according to the prior art.
[0010] Beidem Phasensortier- bzw. identifizierverfahren entsprechend dem Standder Technik wird mit einfachen Worten das Eingangssignal überabgetastet,indem zwei oder mehrere D-Flipflopsparallel angeschlossen werden, welche mit gestuften Taktphasen getaktetsind. Zum Datenwiedergewinnen wählteine Steuerschaltung dann dasjenige Ausgangssignal dieses D- Flipflops, dessenTaktphase die optimale Abtastzeit in dem Augenzentrum darstellt.atthe phase sorting or identification method according to the statustechnology, the input signal is oversampled in simple words,by two or more D flip-flopsconnected in parallel, which are clocked with stepped clock phasesare. Select to recover dataa control circuit then the output signal of this D flip-flop, theClock phase represents the optimal sampling time in the eye center.
[0011] BeideherkömmlichenVerfahren könnenin weit unterschiedlicher Weise implementiert werden. VerschiedeneArten beider Multiphase-Schaltungen oder Phasenregelschleifen PLLkönnenfür dasImplementieren des Phasenabgleichverfahrens und des Phasenssortierverfahrensbenutzt werden.BothusualProcedure cancan be implemented in very different ways. VariousTypes of both multi-phase circuits or phase locked loops PLLcanfor theImplement the phase alignment method and the phase sorting methodto be used.
[0012] BeideherkömmlichenVerfahren entsprechend dem Stand der Technik erfordern einen PhasendetektorPD, welcher auf den Phasenwinkel φ des Eingangsdatensignals unterBerücksichtigungder Taktphase φ_CLK innerhalb der Takt- und Datenwiedergewinnungseinheitzugreift. Ein digitaler Phasendetektor PD kann als ein Flanken-Steuerschaltmechanismusbetrachtet werden, welchem das empfangene Signal auf der einen Seite undeine Taktphase auf der anderen Seite zugeführt werden und welcher denPhasenwinkel φ mitHilfe von internationalen Stufenübergängen detektiert.Ein grundlegender Nachteil derartiger digitaler PhasendetektorenPD ist die Tatsache, dass das empfangene Signal normalerweise durchverschiedene unvermeidbare Effekte im Übertragungskanal gestört und interferiertwird, wie z.B. Reflexionen, Dämpfung,Kanalübersprechen undIntersymbol-Interferenz (ISI).Both conventional methods according to the prior art require a phase detector PD which accesses the phase angle φ of the input data signal, taking into account the clock phase φ _CLK within the clock and data recovery unit. A digital phase detector PD can be used as a Edge control switching mechanism are considered, to which the received signal on one side and a clock phase on the other side are supplied and which detects the phase angle φ with the aid of international step transitions. A fundamental disadvantage of such digital phase detectors PD is the fact that the received signal is normally disturbed and interfered by various unavoidable effects in the transmission channel, such as reflections, attenuation, channel crosstalk and intersymbol interference (ISI).
[0013] Beiden herkömmlichenPhasenabgleichverfahren entsprechend dem Stand der Technik wirdein digitaler Phasendetektor PD eingesetzt, in welchem das empfangeneDatensignal direkt auf flankensensitive bzw. -empfindliche Eingangssignalereagiert, so dass die oben erwähntenSignalstörungenim Allgemeinen zu unkorrekten Messungen des Phasenwinkels φ führen. Vorausgesetzt,dass diese nicht außergewöhnlich häufig auftreten,könnendiese unkorrekten Messungen ausreichend durch Nutzen eines sehrinerten Steuersystems unterdrücktwerden, so dass die Signalstörungennicht sofort zum Entriegeln des Phasenregelkreises PLL führen. Jedochführt einunkorrektes Messen bzw. Erfassen des Phasenwinkels φ zu einerReduktion im Jit ter-Budget, sogar wenn ein inertes Steuersystembenutzt wird, so dass das empfangene Datensignal eine größere Signalaugenöffnung für die gleicheBitfehlerrate BER besitzen muss als es mit Hilfe eines PhasendetektorsPD der Fall wäre,welcher weniger empfindlich fürdie oben erwähntenSignalstörungenist. Ein weiterer Nachteil eines inerten Steuersystems ist der,dass der Phasenregelkreis PLL längerzum Einloggen benötigt.atthe conventionalPhase adjustment method according to the prior arta digital phase detector PD is used, in which the receivedData signal directly to edge-sensitive or sensitive input signalsresponded so the abovesignal interferencegenerally lead to incorrect measurements of the phase angle φ. Provided,that they don't occur exceptionally often,canthese incorrect measurements sufficiently by using a veryinert control system suppressedbe so the signal interferencedo not immediately lead to the phase locked loop PLL being unlocked. howeverintroducesincorrect measurement or detection of the phase angle φ to oneReduction in the jitter budget, even if an inert tax systemis used so that the received data signal has a larger signal eye opening for the sameBit error rate BER must have than with the help of a phase detectorPD would be the casewhich is less sensitive tothe above mentionedsignal interferenceis. Another disadvantage of an inert control system is thatthat the phase locked loop PLL is longerneeded to log in.
[0014] Beiden herkömmlichenPhasenabgleichverfahren wird die Daten-Erfassung (-Wiedergewinnung) bei derDatenrate DR ausgeführt.Der Steuerkreis fürdas Phasenjustieren muss nicht die BER < 10^{^}–15 erreichen, jedochmuss der regenerative Flipflop geeignete Stabilität besitzen.Eine Metastabilitätdes Flipflops führtzu unkorrekten Entscheidungen bei der Datenwiedergewinnung.In the conventional phase alignment method, data acquisition (retrieval) is carried out at the data rate DR. The control circuit for the phase adjustment does not have to reach the BER <10 ^{^} -15, but the regenerative flip-flop must have suitable stability. A metastability of the flip-flop leads to incorrect decisions in data recovery.
[0015] Umdiese Nachteile der Phasenjustierverfahren bei Phasensortier-CDRsentsprechend dem Stand der Technik zu vermeiden, wird die Phaseninformationnicht direkt aus dem empfangenen Dateneingangssignal erhalten, sonderndas empfangene Datensignal wird überabgetastetund der Phasenwinkel φ wirdaus dem überabgetastetenSignal abgeleitet.Aroundthese disadvantages of the phase adjustment method in phase sorting CDRsTo avoid according to the state of the art, the phase informationnot obtained directly from the received data input signal, but insteadthe received data signal is oversampledand the phase angle becomes φfrom the oversampledSignal derived.
[0016] 3a, 3b zeigen ein Phasensortier- bzw. -identifizier-Datenwiedergewinnungssystementsprechend dem Stand der Technik. 3a . 3b show a phase sorting data recovery system according to the prior art.
[0017] Ineinem Phasensortier-Datenwiedergewinnungssystem, wie es in 3a gezeigt wird, tastenVielfachtaktphasen jedes Datenbit von dem empfangenen seriellenDatenstrom an mehrfachen Positionen ab. Das Phasensortier-Datenwiederherstellungssystemdetektiert Datenübergänge undnimmt den Datenabtastwert auf, welcher am weitesten von dem detektiertenDatenübergangentfernt ist. Durch Verzögernder Datenabtastwerte, währenddiese Entscheidung getroffen wird, wendet das Phasensortier-Datenwiedergewinnungssystem,wie es in 3a ge zeigtwird, eine Vorwärtsregelungan. Da es keine Stabilitätseinschränkungengibt, erreicht das Phasensortierverfahren eine sehr hohe Bandbreiteund erzielt Nachführphasenbewegungenauf der Basis von Periode zu Periode. Jedoch kann das Nachführen nurin quantisierten Schritten erfolgen, abhängig vom Grad des Überabtastens.Die Entscheidung beim Phasensortieren verursacht einige Latenzzeit.In a phase sort data recovery system as in 3a is shown, multiple clock phases sample each data bit from the received serial data stream at multiple positions. The phase sort data recovery system detects data transitions and takes the data sample that is furthest from the detected data transition. By delaying the data samples while this decision is being made, the phase sort data recovery system, as shown in FIG 3a a forward control is displayed. Because there are no stability constraints, the phase sorting method achieves a very wide range and achieves tracking phase movements on a period-by-period basis. However, tracking can only be done in quantized steps, depending on the degree of oversampling. The decision in phase sorting causes some latency.
[0018] EingrundsätzlicherNachteil der herkömmlichenPhasenabgleichverfahren und Phasensortierverfahren entsprechenddem Stand der Technik besteht darin, dass nur ein kleiner Teil desempfangenen Datensignals effektiv für die Entscheidung genutztwird, wobei der nutzbare Signalteil durch die Position der Taktflanke unddie Einstell- und Haltezeiten der Entscheidungsschaltung definiertist. Um eine Verletzung der Einstell- und Haltezeiten der Entscheidungsschaltungzu vermeiden, welche eine Metastabilität und damit einen undefiniertenlogischen Wert auslösen,wird die Entscheidungsschaltung so implementiert, dass deren Einstell-und Haltezeiten so klein wie möglichsind. Entsprechend ist der Teil des Signals um die Taktflanke herum,welcher tatsächlichermittelt wird, sehr kurz, und entsprechend ist die ermittelte Signalenergiesehr niedrig. Hochfrequente Störungen,wie z.B. hochfrequentes Rauschen, führt speziell bei sehr kleinenSignalaugen zu einer erhöhten Bitfehlerrate(BER). Unerwünschteshochfrequentes Rauschen kann auf der Versorgungsspannung der Takt- undDatenwiedergewinnungseinheit geliefert werden oder kann zusammenmit dem empfangenen Datensignal angelegt werden.OnfundamentalDisadvantage of conventionalPhase adjustment method and phase sorting method accordinglythe prior art is that only a small part of thereceived data signal effectively used for the decisionis, the usable signal part by the position of the clock edge anddefines the setting and holding times of the decision circuitis. A violation of the setting and stopping times of the decision circuitto avoid a metastability and thus an undefinedtrigger logical value,the decision circuit is implemented so that its settingand stopping times as short as possibleare. Accordingly, the part of the signal around the clock edge iswhich actuallyis determined, very short, and the determined signal energy is correspondingvery low. High-frequency interference,such as. high-frequency noise, especially with very small leadsSignal eyes at an increased bit error rate(BER). undesirablehigh-frequency noise can on the supply voltage of the clock andData recovery unit can be supplied or togetherbe created with the received data signal.
[0019] Umdie Empfindlichkeit der Takt- und Datenwiedergewinnungseinheit aufgrundder kleinen Signalleistung des abgetasteten Signals zu vermeiden,ist bekannt, Strom-integrierende Empfänger zu nutzen. Bei diesemStrom-integrierendem Empfängerwird das differentielle Dateneingangssignal während einer Zeitperiode integriert,welche dem Einheitsintervall UI einer Bitzelle entspricht. Am Endeder Bitzelle wird ausgewertet, ob das Stromintegral positiv odernegativ ist, um das Datenbit wiederzugewinnen. Bei einem Kommunikationssystemjedoch, in welchem die nutzbare Signalaugenöffnung nur im Bereich von 35%oder sogar kleiner der empfangenen Bitzelle ist, kann ein Strom-integrierenderEmpfängernicht angewendet werden, da die verzerrten und gestörten Signalteileaußerhalbder nutzbaren Signalaugenöffnungwären.In order to avoid the sensitivity of the clock and data recovery unit due to the low signal power of the sampled signal, it is known to use current-integrating receivers. In this current-integrating receiver, the differential data input signal is integrated during a time period which corresponds to the unit interval UI of a bit cell. At the end of the bit cell it is evaluated whether the current integral is positive or negative in order to recover the data bit. With a communication system However, in which the usable signal eye opening is only in the range of 35% or even less of the received bit cell, a current-integrating receiver cannot be used, since the distorted and disturbed signal parts would be outside the usable signal eye opening.
[0020] 4 zeigt eine herkömmlichebinärePhasendetektions-(BPD-)Schaltung,wie sie in einer Takt- und Datenwiedergewinnungseinheit entsprechenddem Stand der Technik angewendet wird, wobei ein Phasensortierverfahrenbenutzt wird. Das empfangene digitale Datensignal wird über eine Überabtastungseinheit überabgetastet,welche Datenabtastwerte Si erzeugt. EXOR-Gates vergleichen benachbarteDatenabtastwerte Si, um zu entscheiden, ob ein Datenübergangaufgetreten ist. Die EXOR-Gatessind an der Ausgangsseite mit Summationsvorrichtungen verbunden,um die Phasendifferenz Δφ zwischendem eingehenden seriellen Datenbitstrom und einer Referenzzeit zuberechnen. Das Ausgangssignal des binären Phasendetektors BPD wird einemRegelkreisfilter zugeführt.Das Regelkreisfilter ist ein Tiefpassfilter (LPF), welches die folgendeoffene Regelkreisübertragungsfunktionbesitzt:
[0021] 5 zeigt die Regelkreisverstärkung derDaten und der Wiedergewinnungseinheit entsprechend dem Stand derTechnik, wie er in 4 für ein herkömmlichesTiefpassregelkreisfilter (LPF) gezeigt wird. 5 shows the control loop gain of the data and the recovery unit according to the prior art as shown in 4 for a conventional low pass loop filter (LPF).
[0022] Wieaus 5 gesehen werdenkann, nimmt die Regelkreisverstärkungab, wenn die Datendichte DD des empfangenen seriellen Datenbitstromeserniedrigt wird.How out 5 can be seen, the control loop gain decreases when the data density DD of the received serial data bit stream is reduced.
[0023] 6a zeigt die Phasendetektorverstärkung PDGder herkömmlichenTakt- und Datenwiedergewinnungseinheit, welche einen binären PhasendetektorBPD besitzt, wie er in 4 gezeigtwird. Wie aus 6a gesehenwerden kann, ist, je niedriger die Datendichte DD des empfangenenseriellen Datenbitstromes ist, d.h. je niedriger die Zahl der detektiertenDatenübergänge ist,die PhasendetektorverstärkungPDG umso kleiner. Je niedriger die Datendichte DD des empfangenenseriellen Bitstromes ist, desto niedriger ist die Anzahl der Datenübergänge, welchedie Information zum Justieren der Phase des Taktsignals, welcheswiederhergestellt werden muss, enthält. 6a shows the phase detector gain PDG of the conventional clock and data recovery unit which has a binary phase detector BPD as shown in FIG 4 will be shown. How out 6a can be seen, the lower the data density DD of the received serial data bit stream, ie the lower the number of detected data transitions, the smaller the phase detector gain PDG. The lower the data density DD of the received serial bit stream, the lower the number of data transitions which contains the information for adjusting the phase of the clock signal which has to be restored.
[0024] Entsprechendist es Aufgabe der vorliegenden Erfindung, eine Takt- und Datenwiedergewinnungseinheitund ein Verfahren zum Wiedergewinnen eines empfangenen seriellenDatenstromes zu liefern, welche gegenüber Veränderungen der Datendichte DDdes empfangenen seriellen Datenbitstromes unempfindlich sind.CorrespondingIt is an object of the present invention to provide a clock and data recovery unitand a method for retrieving a received serialTo deliver data stream, which against changes in data density DDof the received serial data bit stream are insensitive.
[0025] DieseAufgabe wird durch eine Takt- und Datenwiedergewinnungseinheit erreicht,welche die Merkmale des Hauptanspruchs 1 besitzt.ThisTask is accomplished by a clock and data recovery unit,which has the features of main claim 1.
[0026] 6b zeigt die Verstärkung desPhasendetektors der Takt- undDatenwiedergewinnungseinheit entsprechend einer bevorzugten Ausführungsformder vorliegenden Erfindung. 6b shows the gain of the phase detector of the clock and data recovery unit according to a preferred embodiment of the present invention.
[0027] DieErfindung liefert eine Takt- und Datenwiedergewinnungseinheit zumWiedergewinnen eines empfangenen seriellen Datenbitstromes, welchebesitzt: (a) eine Phasenjustiervorrichtungzum Justieren einer Abtastzeit im Zentrum eines Einheitsintervalls(UI) des empfangenen Datenbitstromes, wobei die Phasenjustiervorrichtungaufweist: (a1) eine Vorrichtung zum Erzeugen äquidistanter Referenzphasensignale; (a2) eine Phaseninterpolationseinheit (PIU), welche die erzeugtenReferenzphasensignale um eine vorher festgelegte Granularität bzw. Normalgröße in Antwortauf ein Drehsteuersignal dreht; (a3) eine Überabtasteinheit(OSU) zum Überabtastendes empfangenen Datenstromes mit den gedrehten Referenzphasensignalenentsprechend einer vorher festgelegten Überabtastrate (OSR); (a4) eine Seriell/Parallel-Wandlungseinheit, welche den überabgetastetenDatenstrom in einen nicht seriellen Datenstrom mit einem vorherfestgelegten Dezimierfaktor (DF) wandelt; (a5) eine binärePhasendetektiereinheit (BPD) zum Detektieren einer mittleren Phasendifferenz(APD) zwischen dem empfangenen Datenbitstrom und dem gedrehten Referenzphasensignaldurch Justieren einer Phasendetektorverstärkung (PDG), abhängig vonder aktuellen Datendichte (DD) des parallel gemachten Datenstroms,so dass die Variation der mittleren Phasendetektierverstärkung (PDG)minimiert ist; und (a6) ein Regelkreisfilter zum Filtern der detektierten durchschnittlichenPhasendifferenz (APD), um das Drehsteuersignal für die Phaseninterpolationseinheit(PIU) zu erzeugen; (b1) eine Wichtungseinheit zum Wichten der Datenabtastwertedes parallel gemachten Datenstromes im Bereich der Ab tastzeit, welchedurch die Phasenjustiervorrichtung justiert ist; (b2) eine Summationseinheit zum Aufsummieren der gewichtetenDatenabtastwerte; und (b3) eine Komparatoreinheit zum Vergleichen der aufsummiertenDatenabtastwerte mit einem Schwellwert, um den logischen Wert einesDatenbits innerhalb des empfangenen seriellen Datenbitstromes zudetektieren. The invention provides a clock and data recovery unit for recovering a received serial data bit stream, which has: (a) a phase adjustment device for adjusting a sampling time in the center of a unit interval (UI) of the received data bit stream, the phase adjustment device comprising: (a1) a device for generating equidistant reference phase signals; (a2) a phase interpolation unit (PIU) which rotates the generated reference phase signals by a predetermined granularity or normal size in response to a rotation control signal; (a3) an oversampling unit (OSU) for oversampling the received data stream with the rotated reference phase signals in accordance with a predetermined oversampling rate (OSR); (a4) a serial / parallel conversion unit which converts the oversampled data stream into a non-serial data stream with a predetermined decimation factor (DF); (a5) a binary phase detection unit (BPD) for detecting an average phase difference (APD) between the received data bit stream and the rotated reference phase signal by adjusting one Phase detector gain (PDG), depending on the current data density (DD) of the data stream made in parallel, so that the variation of the mean phase detection gain (PDG) is minimized; and (a6) a control loop filter for filtering the detected average phase difference (APD) to generate the rotation control signal for the phase interpolation unit (PIU); (b1) a weighting unit for weighting the data samples of the data stream made in parallel in the region of the sampling time, which is adjusted by the phase adjustment device; (b2) a summation unit for adding up the weighted data samples; and (b3) a comparator unit for comparing the summed data samples with a threshold value in order to detect the logical value of a data bit within the received serial data bit stream.
[0028] EinVorteil der Takt- und Wiedergewinnungseinheit entsprechend der vorliegendenErfindung besteht darin, dass die redundante Dateninformation, welchefür diePhasensynchronisation benutzt wird, zur gleichen Zeit zum Wiedergewinnendes seriellen Datenbitstroms genutzt wird. Entsprechend ist dieDatenwiedergewinnungseinheit sehr robust in einer verrauschten Umgebung.OnAdvantage of the clock and recovery unit according to the presentThe invention consists in that the redundant data information whichfor thePhase synchronization is used at the same time for recoveryof the serial data bit stream is used. The is accordinglyData recovery unit very robust in a noisy environment.
[0029] DieTakt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung ist sehr robust gegenüberVariationen oder gegenüberJitter der Abtastphase.TheClock and data recovery unit according to the presentInvention is very robust towardsVariations or oppositeSample phase jitter.
[0030] Einweiterer Vorteil der Takt- und Datenwiedergewinnungseinheit entsprechendder vorliegenden Erfindung besteht darin, dass der gleiche Schaltaufbaufür zweiunterschiedliche Funktionen zur gleichen Zeit benutzt wird, d.h.zur Phasenjustierung und zur Datenerkennung.OnAnother advantage of the clock and data recovery unit accordinglyThe present invention is that the same switching structurefor twodifferent functions are used at the same time, i.e.for phase adjustment and data recognition.
[0031] Ineiner bevorzugten Ausführungsformweist die Takt- und Datenwiedergewinnungseinheit entsprechend dervorliegenden Erfindung auf: eine Vorrichtung zum Detektieren deraktuellen Datendichte (Anzahl von Übergängen) des deseriellen bzw.serien-parallel-umgesetzten Datenbitstromes und eine Vorrichtungzum Justieren der Phasendetektorverstärkung (PDG) in Abhängigkeitvon der detektierten aktuellen Datendichte (Anzahl von Übergängen).Ina preferred embodimentassigns the clock and data recovery unit according to thepresent invention on: an apparatus for detecting thecurrent data density (number of transitions) of the deserial orserial-parallel-converted data bit stream and a devicefor adjusting the phase detector gain (PDG) depending onfrom the detected current data density (number of transitions).
[0032] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung weist die Vorrichtung zum Detektieren der aktuellen Datendichteeine Vielzahl von EXOR-Gates auf, wobei jedes EXOR-Gate zwei benachbarteDatenabtastwerte vergleicht, welche durch die Überabtasteinheit erzeugt werden,um zu entscheiden, ob ein Datenübergangaufgetreten ist.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention has the device for detecting the current data densitya plurality of EXOR gates, each EXOR gate two adjacentCompares data samples generated by the oversampling unit,to decide whether a data transferoccured.
[0033] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung weist die Vorrichtung zum Detektieren der aktuellen Datendichteferner eine Summationsvorrichtung auf, zum Akkumulieren der Anzahlvon Datenübergängen, welchedurch die EXOR-Gates detektiertwerden.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention has the device for detecting the current data densitya summation device, for accumulating the numberof data transitions, whichdetected by the EXOR gatesbecome.
[0034] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung berechnet die Vorrichtung zum Justieren der Phasendetektorverstärkung diePhasendetektorverstärkungdurch Multiplizieren der akkumulierten Anzahl der Datenübergänge miteinem Multiplikationsfaktor (MF).Ina preferred embodimentthe clock and data recovery unit according to the presentInvention calculates the device for adjusting the phase detector gainPhase detector gainby multiplying the accumulated number of data transitions bya multiplication factor (MF).
[0035] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung wird der Multiplikationsfaktor (MF) erhöht, wenndie detektierte Anzahl der Datenübergänge abgenommenhat.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention, the multiplication factor (MF) is increased ifthe detected number of data transitions decreasedHas.
[0036] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung wird die Anzahl (N) der EXOR-Gates zum Detektieren deraktuellen Datendichte durch das Produkt des Dezimierfaktors (DF)der Seriell-zu-parallel-Wandlungseinheit und der Überabtastrate (OSR)der Überabtasteinheitgegeben durch: N = DF × OSR In a preferred embodiment of the clock and data recovery unit according to the present invention, the number (N) of EXOR gates for detecting the current data density is determined by the product of the decimation factor (DF) of the serial-to-parallel conversion unit and the oversampling rate (OSR). the oversampling unit given by: N = DF × OSR
[0037] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung ist der Dezimierfaktor (DF) der Seriell-zu-parallel-Wandlungseinheitacht (DF = 8).Ina preferred embodimentthe clock and data recovery unit according to the presentThe invention is the decimation factor (DF) of the serial-to-parallel conversion uniteight (DF = 8).
[0038] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung ist die Überabtastrate(OSR) der Überabtasteinheitgleich 4 (OSR = 4).Ina preferred embodimentthe clock and data recovery unit according to the presentInvention is the oversampling rate(OSR) of the oversampling unitequal to 4 (OSR = 4).
[0039] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung ist die Datenübertragungsrate(DR) des seriellen Datenbitstromes größer als ein Gigabit pro Sekunde. DR ≥ 1Gbit/sec In a preferred embodiment of the clock and data recovery unit according to the present invention, the data transfer rate (DR) of the serial data bit stream is greater than one gigabit per second. DR ≥ 1 Gbit / sec
[0040] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung weist die Wichtungseinheit der DatenerkennungsvorrichtungSignalverstärkerauf, wobei jeder Signalverstärkereinen jeweiligen Datenabtastwert mit einer programmierbaren Verstärkung verstärkt.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention has the weighting unit of the data recognition devicesignal amplifieron, with each signal amplifieramplifies a respective data sample with a programmable gain.
[0041] Ineiner bevorzugten Ausführungsformder Takt- und Wiedergewinnungseinheit entsprechend der vorliegendenErfindung sind die Datenerkennungs-FIR-Filter der Datenerkennungsvorrichtungmit einem FIFO-Register verbunden.Ina preferred embodimentthe clock and recovery unit according to the presentInvention are the data recognition FIR filters of the data recognition deviceconnected to a FIFO register.
[0042] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung korrespondiert die Anzahl der Datenerkennungs-FIR-Filtermit dem Dezimierfaktor (DF) der Seriell-zu-parallel-Niedrig-Wandlungseinheit.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention corresponds to the number of data recognition FIR filterswith the decimation factor (DF) of the serial-to-parallel-low conversion unit.
[0043] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung weist die Überabtasteinheiteine vorher festgelegte Anzahl von Takt-getriggerten Abtastelementenauf.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention has the oversampling unita predetermined number of clock-triggered sensing elementson.
[0044] Ineiner bevorzugten Ausführungsformsind die Abtastelemente D-Flipflops.Ina preferred embodimentare the scanning elements D flip-flops.
[0045] Ineiner alternativen Ausführungsformsind die Abtastelemente D-Latches bzw. Klinkeschalter.Inan alternative embodimentare the scanning elements D-latches or jack switches.
[0046] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung wird jedes Abtastelement durch ein entsprechendes gedrehtesReferenzphasensignal getaktet, welches durch die Phaseninterpolationseinheiterzeugt wird.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention, each scanning element is rotated by a corresponding oneReference phase signal clocked by the phase interpolation unitis produced.
[0047] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung weist die Phaseninterpolationseinheit einen Phaseninterpolatorund einen Multiplexer zum Drehen der Phasensignale in Abhängigkeitvon dem Drehsteuersignal auf.Ina preferred embodimentthe clock and data recovery unit according to the presentThe phase interpolation unit has a phase interpolatorand a multiplexer for rotating the phase signals in dependencefrom the rotation control signal.
[0048] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung empfängtdie Verzögerungsregelkreisschleife(DLL) ein Referenztaktsignal von einem Referenztaktgenerator.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention receivesthe delay locked loop(DLL) a reference clock signal from a reference clock generator.
[0049] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung ist der Referenztaktgenerator durch einen Phasenregelkreis(PLL) gebildet.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention is the reference clock generator by a phase locked loop(PLL) formed.
[0050] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung weist das Regelkreisfilter eine PID-Filtercharakteristikauf.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention, the control loop filter has a PID filter characteristicon.
[0051] Ineiner bevorzugten Ausführungsformist das Regelkreisfilter programmierbar.Ina preferred embodimentthe control loop filter is programmable.
[0052] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung ist eine Verriegelungsdetektiereinheit gebildet, welchedetektiert, ob die Takt- und Datenwiedergewinnungseinheit für den empfangenenseriellen Datenbitstrom gesperrt ist.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention is a lock detection unit whichdetects whether the clock and data recovery unit for the receivedserial data bit stream is blocked.
[0053] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung ist eine Detektiereinheit für den Übergangsverlust gebildet, welchedetektiert, wenn der serielle Datenbitstrom gestoppt ist.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention is a transition loss detection unit formed whichdetects when the serial data bit stream is stopped.
[0054] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung sind die Phasenjustiervorrichtung und die Datenerkennungsvorrichtungin einer digitalen Steuereinheit integriert.Ina preferred embodimentthe clock and data recovery unit according to the presentThe invention is the phase adjustment device and the data recognition deviceintegrated in a digital control unit.
[0055] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung beinhaltet die digitale Steuereinheit ferner die Verriegelungsdetektiereinheitund die Detektiereinheit fürden Übergangsverlust.Correspondingly in a preferred embodiment of the clock and data recovery unit In the present invention, the digital control unit further includes the lock detection unit and the transition loss detection unit.
[0056] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung ist in der digitalen Steuereinheit ein Multiplexer zumDrehen des Referenzphasensignals in Abhängigkeit von dem Drehsteuersignalintegriert.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention in the digital control unit is a multiplexer forRotating the reference phase signal in dependence on the rotation control signalintegrated.
[0057] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung weisen die äquidistantenReferenzphasensignale, welche durch den Verzögerungsregelkreis (DLL) erzeugtwerden, eine Phasendifferenz von Δ_φ von45° auf,um acht Phasensegmente zu definieren.In a preferred embodiment of the clock and data recovery unit according to the present invention, the equidistant reference phase signals generated by the delay locked loop (DLL) have a phase difference of Δ _φ of 45 ° to define eight phase segments.
[0058] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung interpoliert der Phaseninterpolator Phasensignale in jedemPhasensegment auf der Grundlage der äquidistanten Referenzphasensignale.Ina preferred embodimentthe clock and data recovery unit according to the presentInvention, the phase interpolator interpolates phase signals in eachPhase segment based on the equidistant reference phase signals.
[0059] DieErfindung liefert ferner ein Verfahren zur Takt- und Datenwiedergewinnungeines empfangenen seriellen Datenstromes, welches die folgendenSchritte aufweist: (a1) Drehen erzeugter Referenzphasensignalein Antwort auf ein Drehsteuersignal; (a2) Überabtastendes empfangenen Datenbitstromes mit den gedrehten Referenzphasensignalen; (a3) Wandeln des überabgetastetenDatenbitstromes in einen deseriellen serien-parallel-umgesetztenDatenstrom; (a4) Detektieren einer mittleren Phasendifferenz zwischen demempfangenen seriellen Datenbitstrom und den gedrehten Phasensignalendurch Justieren einer Phasendetektorverstärkung (PDG) in Abhängigkeit vonder Datendichte (DD) des parallel gemachten Datenstromes, um dieVariation der mittleren Phasendetektorverstärkung zu minimieren; (a5) Filtern der detektierten Phasendifferenz, um das Drehsteuersignalzu generieren; (b1) Wichten der Datenabtastwerte des parallel gemachten Datenstromesim Bereich der justierten Abtastzeit; (b2) Aufsummieren der gewichteten Datenabtastwerte; (b3) Vergleichen der aufsummierten gewichteten Datenabtastwertemit einem Schwellwert, um den logischen Wert eines Datenbits innerhalbdes seriellen Datenbitstromes zu detektieren. The invention further provides a method for clock and data recovery of a received serial data stream, which comprises the following steps: (a1) rotating generated reference phase signals in response to a rotation control signal; (a2) oversampling the received data bit stream with the rotated reference phase signals; (a3) converting the oversampled data bit stream to a serial serial-converted data stream; (a4) detecting an average phase difference between the received serial data bit stream and the rotated phase signals by adjusting a phase detector gain (PDG) as a function of the data density (DD) of the data stream made in parallel to minimize the variation of the average phase detector gain; (a5) filtering the detected phase difference to generate the rotation control signal; (b1) weighting the data samples of the data stream made in parallel in the range of the adjusted sampling time; (b2) adding up the weighted data samples; (b3) comparing the summed weighted data samples with a threshold value to detect the logical value of a data bit within the serial data bit stream.
[0060] ImNachfolgenden werden bevorzugte Ausführungsformen der Takt- undDatenwiedergewinnungseinheit entsprechend der vorliegenden Erfindungund das Verfahren zum Takt- und Datenwiedergewinnen mit Bezug aufdie beigefügtenFiguren beschrieben.in theThe following are preferred embodiments of the clock andData recovery unit according to the present inventionand the method of timing and data retrieval related to FIGthe attachedFigures described.
[0061] 1 zeigt eine Takt- und Datenwiedergewinnungseinheitentsprechend dem Stand der Technik. 1 shows a clock and data recovery unit according to the prior art.
[0062] 2 zeigt ein auf PLL basierendesTaktwiedergewinnungssystem entsprechend dem Stand der Technik. 2 shows a PLL based clock recovery system according to the prior art.
[0063] 3a, 3b zeigen ein Phasensortier- bzw. -identifizier-Datenwiedergewinnungssystementsprechend dem Stand der Technik. 3a . 3b show a phase sorting data recovery system according to the prior art.
[0064] 4 zeigt eine binäre Phasendetektierschaltungentsprechend dem Stand der Technik. 4 shows a binary phase detection circuit according to the prior art.
[0065] 5 zeigt die Regelkreisverstärkung derDatenwiedergewinnungseinheit entsprechend dem Stand der Technik. 5 shows the control loop gain of the data recovery unit according to the prior art.
[0066] 6a zeigt eine Phasendetektierverstärkung einerherkömmlichenTakt- und Datenwiedergewinnungseinheit entsprechend dem Stand derTechnik. 6a shows a phase detection gain of a conventional clock and data recovery unit according to the prior art.
[0067] 6b zeigt eine Phasendetektorverstärkung derTakt- und Datenwiedergewinnungseinheit entsprechend der Erfindung. 6b shows a phase detector gain of the clock and data recovery unit according to the invention.
[0068] 7 zeigt eine bevorzugteAusführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung. 7 shows a preferred embodiment of the clock and data recovery unit according to the present invention.
[0069] 8 zeigt die Referenzphasensignale,welche durch einen Verzögerungsregelkreisder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung erzeugt werden. 8th shows the reference phase signals, which by a delay locked loop of the clock and Da ten recovery unit according to the present invention.
[0070] 9a zeigt ein Zeitdiagramm,welches die Funktionalitätder Phaseninterpolationseinheit entsprechend der vorliegenden Erfindungdarstellt. 9a Figure 12 shows a timing diagram illustrating the functionality of the phase interpolation unit in accordance with the present invention.
[0071] 9b zeigt ein Blockdiagrammeines Teiles einer Interpolationseinheit, wie sie in einer Takt-und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindungangewendet wird. 9b shows a block diagram of part of an interpolation unit as used in a clock and data recovery unit according to the present invention.
[0072] 10 zeigt eine bevorzugteAusführungsformeines binärenPhasendetektors, wie er in einer Takt- und Datenwiedergewinnungseinheitentsprechend der vorliegenden Erfindung angewendet wird. 10 shows a preferred embodiment of a binary phase detector as used in a clock and data recovery unit according to the present invention.
[0073] 11 zeigt ein Diagramm, umdie Funktionalitäteiner binärenPhasendetektiereinheit entsprechend der vorliegenden Erfindung zuerläutern. 11 shows a diagram to explain the functionality of a binary phase detection unit according to the present invention.
[0074] 12 zeigt eine bevorzugteAusführungsformder binärenPhasendetektiereinheit entsprechend der vorliegenden Erfindung. 12 shows a preferred embodiment of the binary phase detection unit according to the present invention.
[0075] 13 zeigt eine bevorzugteAusführungsformder Datenerkennungseinheit entsprechend der vorliegenden Erfindung. 13 shows a preferred embodiment of the data recognition unit according to the present invention.
[0076] 14 zeigt ein Zeitdiagramm,um die Funktionalitätder Datenerkennungseinheit entsprechend der vorliegenden Erfindungzu erläutern. 14 shows a timing diagram to explain the functionality of the data recognition unit according to the present invention.
[0077] 15 zeigt eine Impulsantwortder FIR-Filter, wie sie in der Datenerkennungseinheit entsprechend dervorliegenden Erfindung angewendet werden. 15 shows an impulse response of the FIR filters as used in the data recognition unit according to the present invention.
[0078] 16a zeigt eine Übertragungsfunktioneines Datenerkennungs-FIR-Filters entsprechend der vorliegendenErfindung. 16a shows a transfer function of a data detection FIR filter according to the present invention.
[0079] 16b zeigt eine entsprechendeImpulsantwort eines Datenerkennungs-FIR-Filters entsprechend dervorliegenden Erfindung. 16b shows a corresponding impulse response of a data detection FIR filter according to the present invention.
[0080] 17 zeigt eine bevorzugteAusführungsformdes Regelkreisfilters entsprechend der vorliegenden Erfindung. 17 shows a preferred embodiment of the control loop filter according to the present invention.
[0081] 18 zeigt eine bevorzugteAusführungsformeines programmierbaren Regelkreisfilters entsprechend der vorliegendenErfindung. 18 shows a preferred embodiment of a programmable control loop filter according to the present invention.
[0082] 19 zeigt ein linearisiertesModell der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung. 19 shows a linearized model of the clock and data recovery unit according to the present invention.
[0083] 20 zeigt ein Blockdiagrammeiner bevorzugten Ausführungsformder Übergangsverlust-Detektiereinheitentsprechend der vorliegenden Erfindung. 20 Figure 3 shows a block diagram of a preferred embodiment of the transition loss detection unit according to the present invention.
[0084] 21 zeigt eine bevorzugteAusführungsformeiner Verriegelungsdetektiereinheit entsprechend der vorliegendenErfindung. 21 shows a preferred embodiment of a lock detection unit according to the present invention.
[0085] 22 zeigt eine zweite Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung. 22 shows a second embodiment of the clock and data recovery unit according to the present invention.
[0086] 23 zeigt ein detailliertesSchaltbild der zweiten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung. 23 shows a detailed circuit diagram of the second embodiment of the clock and data recovery unit according to the present invention.
[0087] 24 zeigt eine dritte Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung. 24 Figure 3 shows a third embodiment of the clock and data recovery unit according to the present invention.
[0088] 25 zeigt ein detailliertesSchaltbild der dritten Ausführungsformder Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegendenErfindung. 25 shows a detailed circuit diagram of the third embodiment of the clock and data recovery unit according to the present invention.
[0089] Wieaus 7 ersehen werdenkann, weist die Takt- und Datenwiedergewinnungseinheit 1 entsprechendder ersten Ausführungsformder vorliegenden Erfindung eine Phasenjustiervorrichtung zum Zentrieren desidealen Abtastpunktes auf die Mitte eines Einheitsintervalls UIdes empfangenen seriellen Datenstromes auf. Die Takt- und Datenwiedergewinnungseinheit 1 weistferner eine Datenerkennungsvorrichtung zum Wiedergewinnen des empfangenenDatenstromes auf.How out 7 can be seen, the clock and data recovery unit 1 in accordance with the first embodiment of the present invention, a phase adjustment device for centering the ideal sampling point on the center of a unit interval UI of the received serial data stream. The clock and data recovery unit 1 furthermore has a data recognition device for recovering the received data stream.
[0090] DieTakt- und Datenwiedergewinnungseinheit 1 weist einen Dateneingang 2 zumEmpfangen des seriellen Datenbitstromes über einen Datenübertragungskanalauf. Die wiedergewonnenen Datenströme werden durch die Takt- undDatenwiedergewinnungseinheit 1 über einen Datenausgangsanschluss 3 ausgegeben.The clock and data recovery unit 1 has a data input 2 for receiving the serial data bit stream via a data transmission channel. The recovered data streams are through the clock and data recovery unit 1 via a data output connection 3 output.
[0091] DieTakt- und Datenwiedergewinnungseinheit 1 weist ferner einenReferenztakt-Eingangsanschluss 4 auf, zum Empfangen einesReferenztaktsignals von einem Taktsignalgenerator oder einem Systemtaktsignal. Daswiedergewonnene Taktsignal des empfangenen seriellen Bitstromeswird von der Takt- und Datenwiedergewinnungseinheit 1 über einenTaktausgangsanschluss 5 ausgegeben. Ferner ist ein Ausgangsanschluss 7 gebildet,um anzuzeigen, dass die Takt- und Datenwiedergewinnungseinheit 1 für den seriellenDatenbitstrom gesperrt ist. Wenn der empfangene serielle Datenbitstromunterbrochen oder gestoppt ist, so wird dies durch den Ausgangsanschluss 6 derTakt- und Datenwiedergewinnungseinheit 1 angezeigt.The clock and data recovery unit 1 also has a reference clock input terminal 4 to receive a reference clock signal from a clock signal generator or a system clock signal. The recovered clock signal of the received serial bit stream is used by the clock and data recovery unit 1 via a clock output connector 5 output. There is also an output connector 7 formed to indicate that the clock and data recovery unit 1 is blocked for the serial data bit stream. If the received serial data bit stream is interrupted or stopped, this is done through the output connector 6 the clock and data recovery unit 1 displayed.
[0092] DieTakt- und Datenwiedergewinnungseinheit 1 entsprechend dervorliegenden Erfindung weist einen Verzögerungsregelkreis 8 auf,welcher äquidistanteReferenzphasensignale P_i auf der Grundlagedes empfangenen Referenztaktsignals erzeugt, welches am Eingangsanschluss 4 zugeführt wird.The clock and data recovery unit 1 according to the present invention has a delay locked loop 8th on, which generates equidistant reference phase signals P _i on the basis of the received reference clock signal which at the input terminal 4 is fed.
[0093] 8 zeigt die ReferenzphasensignaleP_i, welche durch den Verzögerungsregelkreis 8 derTakt- und Datenwiedergewinnungseinheit 1 erzeugt werden.Die Referenzphasensignale sind äquidistanteReferenzphasensignale, d.h. die Phasendifferenz Δ_φ zwischendem Referenzphasensignal ist konstant. In dem gezeigten Beispielist die Phasendifferenz Δ_φ,45°. 8th shows the reference phase signals P _i , which by the delay locked loop 8th the clock and data recovery unit 1 be generated. The reference phase signals are equidistant reference phase signals, ie the phase difference Δ _φ between the reference phase signal is constant. In the example shown, the phase difference is Δ _φ , 45 °.
[0094] DieTakt- und Datenwiedergewinnungseinheit 1, wie sie in 1 gezeigt wird, weist fernereine Phaseninterpolationseinheit 9 auf, welche kontinuierlichdie erzeugten Referenzphasensignale P_i umeine vorher festgelegten Granularität bzw. Normalgröße in Antwortauf ein digitales Steuersignal dreht. Die ReferenzphasensignaleP_i, wie sie in 8 gezeigt werden, definieren acht Phasensegmente.Die Phaseninterpolationseinheit interpoliert in Antwort auf diezugeführtendigitalen Steuersignal-Phasensignale auf der Grundlage der empfangenenReferenzphasensignale P_i.The clock and data recovery unit 1 as in 1 is shown also has a phase interpolation unit 9 which continuously rotates the generated reference phase signals P _i by a predetermined granularity or normal size in response to a digital control signal. The reference phase signals P _i , as in 8th are shown, define eight phase segments. The phase interpolation unit interpolates in response to the supplied digital control signal phase signals based on the received reference phase signals P _i .
[0095] 9a, 9b erläutern die Funktionalität der Phaseninterpolationseinheit 9,wie sie in 7 gezeigtwird. Das Phasensignal S_xy, welches einePhase zwischen der ersten Referenzphase von z.B. 0° und einerzweiten Referenzphase von z.B. 45° besitzt,wird durch Justieren der VerstärkungskoeffizientenA₀, A₄₅ der jeweiligen Signalverstärker innerhalbder Phaseninterpolationseinheit und durch Ausführen einer Summation der gewichtetenSignale erzeugt. Wenn z.B. A₀ = A₄₅, ist das erste erzeugte Phasensignal indiesem ersten Segment zwischen P₀, P₄₅ und hat eine Phase von 22,5°. Wenn A₀ größer alsA₄₅ ist, besitzt das Phasensignal S einePhase, welche kleiner als 22,5° ist,wohingegen, wenn A₀ kleiner als A₁ ist, besitzt das erzeugte PhasensignalS eine Phase, welche größer als22,5° ist.Je mehr Referenzphasensignale P_i durch denVerzögerungsregelkreisDLL erzeugt werden, umso höherist die Genauigkeit der Phaseninterpolation, welche durch die Phaseninterpolationseinheit 9 durchgeführt wird.Die Granularitätbzw. Normgröße der Phaseninterpolationwird durch die Bitbreite des zugeführten Steuersignals gegeben.Wenn das Steuersignal z.B. eine Bitbreite von sechs Bits besitzt,weisen die Phasensignale, welche durch die Interpolationseinheiterzeugt werden, 2⁶ = 64 unterschiedlichePhasensignale S in jedem Segment zwischen zwei benachbarten ReferenzphasensignalenP_i auf. 9a . 9b explain the functionality of the phase interpolation unit 9 as in 7 will be shown. The phase signal S _xy , which has a phase between the first reference phase of, for example, 0 ° and a second reference phase of, for example, 45 °, is adjusted by adjusting the gain coefficients A ₀ , A _{45 of} the respective signal amplifiers within the phase interpolation unit and by performing a summation of the weighted signals generated. For example, if A ₀ = A ₄₅ , the first phase signal generated in this first segment is between P ₀ , P ₄₅ and has a phase of 22.5 °. If A _{0 is} greater than A ₄₅ , the phase signal S has a phase which is less than 22.5 °, whereas if A _{0 is} less than A ₁ , the generated phase signal S has a phase which is greater than 22.5 ° is. The more reference phase signals P _{i are} generated by the delay locked loop DLL, the higher the accuracy of the phase interpolation, which is generated by the phase interpolation unit 9 is carried out. The granularity or standard size of the phase interpolation is given by the bit width of the control signal supplied. For example, if the control signal has a bit width of six bits, the phase signals generated by the interpolation unit have 2 ⁶ = 64 different phase signals S in each segment between two adjacent reference phase signals P _i .
[0096] Dieinterpolierten Phasensignale S_i werden durchdie Phaseninterpolationseinheit 9 einer Überabtasteinheit 10 derTakt- und Datenwiedergewinnungseinheit 1 zugeführt. Die Überabtasteinheit 10 empfängt denzugeführtenseriellen Datenbitstrom überdie Puffer 11a, 11b. Der empfangene Datenbitstromwird durch die gedrehten Referenzphasensignale S_i entsprechendeiner vorher festgelegten Überabtastrate(OSR) überabgetastet.The interpolated phase signals S _i are generated by the phase interpolation unit 9 an oversampling unit 10 the clock and data recovery unit 1 fed. The oversampling unit 10 receives the supplied serial data bit stream through the buffers 11a . 11b , The received data bit stream is oversampled by the rotated reference phase signals S _{i in} accordance with a previously defined oversampling rate (OSR).
[0097] DerAusgang der Überabtasteinheit 10 istmit einer Serien-zuparallel-Wandlereinheit 12 verbunden, welcheden überabgetastetenDatenstrom in einen parallelisierten Datenstrom mit einem vorherfestgelegten Dezimierfaktor (DF) wandelt. Die Breite des parallelisiertenDatenstromes wird durch das Produkt der Überabtastrate (OSR) und desDezimierfaktors (DF) definiert.The exit of the oversampling unit 10 is with a series-to-parallel converter unit 12 connected, which converts the oversampled data stream into a parallelized data stream with a predetermined decimation factor (DF). The width of the parallelized data stream is defined by the product of the oversampling rate (OSR) and the decimation factor (DF).
[0098] Derdeserielle bzw. serien-parallel-umgesetzte Datenstrom wird einerdigitalen Steuereinheit 13 innerhalb der Takt- und Datenwiedergewinnungseinheit 1 zugeführt. DieDigitalsteuereinheit 13 weist ein Register 13a zumSpeicher des empfangenen parallelisierten Datenstromes aus dem Seriell-zu-parallel-Wandler 12 auf.Die digitale Steuereinheit 13 weist ferner eine binäre Phasendetektiereinheit 13b zumDetektieren einer mittleren Phasendifferenz zwischen dem empfangenenseriellen Datenbitstrom und dem gedrehten Referenzphasensignal Siauf, indem eine Phasendetektorverstärkung PDG abhängig vonder aktuellen Datendichte DD des parallelisierten Datenstromes justiertwird, welcher im Register 13a gespeichert ist, so dassdie Veränderungder mittleren Phasendetektierverstärkung minimiert ist.The deserial or series parallel data stream is a digital control unit 13 within the clock and data recovery unit 1 fed. The digital control unit 13 has a register 13a to store the received parallelized data stream from the serial-to-parallel converter 12 on. The digital control unit 13 also has a binary phase detection unit 13b to detect an average phase difference between the received serial data bit stream and the rotated reference phase signal Si by adjusting a phase detector gain PDG depending on the current data density DD of the parallelized data stream which is in the register 13a is stored so that the change in the average phase detection gain is minimized.
[0099] Diedigitale Steuereinheit 13 beinhaltet ferner ein Regelkreisfilter 13c zumFiltern der detektierten mittleren Phasendifferenz, um das Drehsteuersignalfür diePhaseninterpolationseinheit 9 zu erzeugen. Das Regelkreisfilter 13c liefertdas Drehsteuersignal übereine Steuerleitung 14 an die Phaseninterpolationseinheit 9. Diedigitale Steuereinheit 13 der Takt- und Datenwiedergewinnungseinheit 1,wie sie in 7 gezeigtwird, beinhaltet ferner eine Datenerkennungsvorrichtung 13d zumWiedergewinnen des empfangenen Datenstromes. Der Ausgang der Datenerkennungseinheit 13d istmit dem Ausgangsdatenanschluss 3 der Takt- und Datenwiedergewinnungseinheit 1 verbunden.The digital control unit 13 also includes a loop filter 13c for filtering the detected mean phase difference by the rotation control signal for the phase interpolation unit 9 to create. The control loop filter 13c supplies the rotary control signal via a control line 14 to the phase interpolation unit 9 , The digital control unit 13 the clock and data recovery unit 1 as in 7 shown further includes a data recognition device 13d to retrieve the received data stream. The output of the data recognition unit 13d is with the output data connection 3 the clock and data recovery unit 1 connected.
[0100] Diedigitale Steuereinheit 13 der Takt- und Datenwiedergewinnungseinheit 1 beinhaltetferner eine Übergangsverlust-Detektierschaltung 13e undeine Verriegelungsdetektierschaltung 13f.The digital control unit 13 the clock and data recovery unit 1 also includes a transition loss detection circuit 13e and a lock detection circuit 13f ,
[0101] Die Übergangsverlust-Detektiereinheit 13e detektiert,wenn der serielle Datenbitstrom, welcher dem Eingangsanschluss 2 zugeführt wurde,gestoppt wurde, und zeigt die Unterbrechung der empfangenen seriellenDaten durch Anzeigen eines CDR-Verlustsignals über denAnschluss 6 an.The transition loss detection unit 13e detects when the serial data bit stream that corresponds to the input port 2 has been stopped, and shows the interruption of the received serial data by displaying a CDR loss signal through the port 6 on.
[0102] DieVerriegelungsdetektiereinheit 13f detektiert, ob die Takt-und Datenwiedergewinnungseinheit 1 für den empfangenen seriellenDatenstrom verriegelt ist, und zeigt eine derartige Verriegelung über einCDR-Verriegelungssignal überden Anschluss 7 an.The lock detection unit 13f detects whether the clock and data recovery unit 1 is locked for the received serial data stream, and shows such a lock via a CDR lock signal via the connector 7 on.
[0103] 10 zeigt eine bevorzugteAusführungsformdes binärenPhasendetektors 13b entsprechend der vorliegenden Erfindung.Die binärePhasendetektiereinheit 13b innerhalb der digitalen Steuereinheit 13 istzum Detektieren einer mittleren Phasendifferenz (APD) zwischen demempfangenen seriellen Datenbitstrom und dem gedrehten ReferenzphasensignalS_i gebildet, indem eine Phasendetektierverstärkung (PDG)abhängig vonder aktuellen Datendichte (DD) des parallelisierten Datenstromesso justiert wird, dass die Änderungder mittleren Phasendetektierverstärkung (PDG) minimiert ist. 10 shows a preferred embodiment of the binary phase detector 13b according to the present invention. The binary phase detection unit 13b inside the digital control unit 13 is formed for detecting an average phase difference (APD) between the received serial data bit stream and the rotated reference phase signal S _i by adjusting a phase detection gain (PDG) depending on the current data density (DD) of the parallelized data stream such that the change in the average phase detection gain ( PDG) is minimized.
[0104] DiebinärePhasendetektiereinheit 13b weist eine Vorrichtung zum Detektierender aktuellen Datendichte DD des parallelisierten Datenbitstromesund eine Vorrichtung zum Justieren der Phasendetektorverstärkung (PDG)in Abhängigkeitvon der detektierten aktuellen Datendichte DD auf. Die aktuelleDatendichte DD wird durch eine Vielzahl von EXOR-Gates detektiert,wobei jedes EXOR-Gate zwei benachbarte Datenabtastwerte vergleicht,um zu entscheiden, ob ein Datenübergangaufgetreten ist. Es ist eine Summationsvorrichtung zum Akkumulierender Anzahl von Übergängen gebildet,welche durch die EXOR-Gates detektiert werden. Der Ausgang der Summationsvorrichtungist mit der Verstärkungsjustiereinheitzum Justieren der Phasendetektorverstärkung (PDG) verbunden.The binary phase detection unit 13b has a device for detecting the current data density DD of the parallelized data bit stream and a device for adjusting the phase detector gain (PDG) as a function of the detected current data density DD. The current data density DD is detected by a plurality of EXOR gates, each EXOR gate comparing two adjacent data samples to decide whether a data transition has occurred. A summing device is formed for accumulating the number of transitions detected by the EXOR gates. The output of the summation device is connected to the gain adjustment unit for adjusting the phase detector gain (PDG).
[0105] 11 zeigt ein Diagramm, umdie Funktionalitätder Vorrichtung zum Justieren der Phasendetektorverstärkung (PDG)zu erläutern,abhängigvon der detektierten aktuellen Datendichte DD innerhalb der binären Phasendetektiereinheit,wie sie in 1 gezeigtwird. Die Vorrichtung zum Justieren der PhasendetektiervorrichtungPDG berechnet die Phasendetektierverstärkung durch Multiplizierender akkumulierten Anzahl an Übergängen miteinem Multiplikationsfaktor (MF). Der Multiplikationsfaktor (MF)wird durch die PD-Verstärkungsjustiereinheiterhöht,wenn die detektierte Anzahl der Datenübergänge innerhalb des empfangenenseriellen Datenbitstroms abgenommen hat. 11 shows a diagram to explain the functionality of the device for adjusting the phase detector gain (PDG), depending on the detected current data density DD within the binary phase detection unit, as shown in FIG 1 will be shown. The device for adjusting the phase detection device PDG calculates the phase detection gain by multiplying the accumulated number of transitions by a multiplication factor (MF). The multiplication factor (MF) is increased by the PD gain adjustment unit when the detected number of data transitions within the received serial data bit stream has decreased.
[0106] DieAnzahl der EXOR-Gates, welche zum Detektieren der aktuellen Datendichte(DD) benutzt wird, ist durch das Produkt des Dezimierfaktors (DF)der Serien-zu-parallel-Wandlereinheit 12 mit der Überabtastrate (OSR)der Überabtasteinheit 10 gegeben: N = DF × OSR The number of EXOR gates used to detect the current data density (DD) is the product of the decimation factor (DF) of the series-to-parallel converter unit 12 with the oversampling rate (OSR) of the oversampling unit 10 where: N = DF × OSR
[0107] Ineiner bevorzugten Ausführungsformder Takt- und Datenwiedergewinnungseinheit 1 ist der DezimierfaktorDF der Serien-zu-parallel-Wandlungseinheit 12 gleichacht (DF = 8) und die Überabtastrate(OSR) der Überabtasteinheitist gleich vier (OSR = 4).In a preferred embodiment of the clock and data recovery unit 1 is the decimation factor DF of the series-to-parallel conversion unit 12 equal to eight (DF = 8) and the oversampling rate (OSR) the oversampling unit is four (OSR = 4).
[0108] Entsprechendist die Anzahl der EXOR-Gates innerhalb des binären Phasendetektors 13b gleich32, um bis zu 32 Datenübergänge zu detektieren,wie dies in 12 gezeigtwird.The number of EXOR gates within the binary phase detector is corresponding 13b equal to 32 to detect up to 32 data transitions as shown in 12 will be shown.
[0109] Wenndie Anzahl der Datenübergänge größer als16 ist, wird der Multiplikationsfaktor MF auf 1 gesetzt.Ifthe number of data transitions greater thanIs 16, the multiplication factor MF is set to 1.
[0110] Wenndie Anzahl der Übergänge zwischen8 und 16 ist, wird der Multiplikationsfaktor MF auf 2 gesetzt.Ifthe number of transitions between8 and 16, the multiplication factor MF is set to 2.
[0111] Wenndie Anzahl der Datenübergänge zwischen4 und 8 ist, wird der Multiplikationsfaktor MF auf 4 gesetzt.Ifthe number of data transitions between4 and 8, the multiplication factor MF is set to 4.
[0112] Wenndie Anzahl der detektierten Datenübergänge zwischen 2 und 4 ist, wirdder Multiplikationsfaktor MF auf 8 gesetzt.Ifthe number of detected data transitions is between 2 and 4the multiplication factor MF is set to 8.
[0113] Wenndie Anzahl der detektierten Übergänge 2 ist,wird der Multiplikationsfaktor auf 16 gesetzt, und wenn die Anzahlder detektierten Übergänge nur1 ist, wird der Multiplikationsfaktor MF auf 32 gesetzt.If the number of transitions detected 2 is, the multiplication factor is set to 16, and if the number of detected transitions is only 1, the multiplication factor MF is set to 32.
[0114] Ineiner alternativen Ausführungsformwird der Multiplikationsfaktor MF auf die maximal mögliche Anzahlder Übergänge normiert(NUM–TR_max = DF·OSR).In an alternative embodiment, the multiplication factor MF is normalized to the maximum possible number of transitions (NUM-TR _max = DF · OSR).
[0115] Dasberechnete mittlere Phasensignal (AVG-PH) wird durch das Produktdes Multiplikationsfaktors MF und die Anzahl der detektierten Datenübergänge (NUM-TR)gegeben.TheAverage phase signal (AVG-PH) is calculated by the productof the multiplication factor MF and the number of detected data transitions (NUM-TR)given.
[0116] Jeniedriger die Datendichte DD des empfangenen Datenbitstroms ist,umso höherist das Setzen des Multiplikationsfaktors MF der PD-Verstärkungsjustiereinheitinnerhalb des binärenPhasendetektors 13b. Entsprechend kompensiert der binäre Phasendetektor 13b derErfindung die Variationen der Datendichte DD des empfangenen seriellenBitstroms, so dass die Takt- und Datenwiedergewinnungseinheit 1 entsprechendder vorliegenden Erfindung unempfindlich gegenüber Veränderungen der Datendichte DDwird.The lower the data density DD of the received data bit stream, the higher the setting of the multiplication factor MF of the PD gain adjustment unit within the binary phase detector 13b , The binary phase detector compensates accordingly 13b the invention the variations in data density DD of the received serial bit stream, so that the clock and data recovery unit 1 according to the present invention becomes insensitive to changes in data density DD.
[0117] 12 zeigt eine bevorzugteAusführungsformdes binärenPhasendetektors 13b, wie er in den 10, 11 zumDetektieren einer mittleren Phasendifferenz (AVG-PH) gezeigt wird.Die Vielzahl der EXOR-Gates ist gebildet, wobei jedes EXOR-Gate zwei benachbarteDatensymbole als Si vergleicht, welche durch die Überabtasteinheit 10 erzeugtwerden, um zu entscheiden, ob ein Datenübergang aufgetreten ist. In derAusführungsform,welche in 13 gezeigtwird, werden die Datenübergänge innerhalbvon acht Signalaugen (Auge 1-0 bis 8-0) durch die EXOR-Gates detektiert.Die detektierten Datenübergänge werdenin einem Datenpuffer oder -register gespeichert, welches 32 Datenbitaufweist. Die Anzahl der Übergänge wirdzu einem Steuersignal NUM-TR akkumuliert, welches die MultiplexerMUX innerhalb der binärenPhasendetektiereinheit steuert. Die berechnete Phasendifferenz,welche durch die Summationsvorrichtung berechnet wird, wird zu der PDG-Justiereinheit geliefert,welche Verschiebeelemente SHR und Multiplexer MUX aufweist. DieMultiplexer MUX werden durch die akkumulierte Anzahl der Datenübergänge gesteuert. 12 shows a preferred embodiment of the binary phase detector 13b as he in the 10 . 11 to detect an average phase difference (AVG-PH). The multiplicity of EXOR gates is formed, each EXOR gate comparing two adjacent data symbols as Si, which are generated by the oversampling unit 10 are generated to decide whether a data transition has occurred. In the embodiment which in 13 is shown, the data transitions within eight signal eyes (eye 1-0 to 8-0) are detected by the EXOR gates. The detected data transitions are stored in a data buffer or register which has 32 data bits. The number of transitions is accumulated to form a control signal NUM-TR, which controls the multiplexers MUX within the binary phase detection unit. The calculated phase difference, which is calculated by the summation device, is supplied to the PDG adjustment unit which has shift elements SHR and multiplexer MUX. The MUX multiplexers are controlled by the accumulated number of data transitions.
[0118] Ineiner bevorzugten Ausführungsformwerden auch die Datenübergänge desSignalauges 1-1 des vorausgegangenen Datenwortes gespeichert.Ina preferred embodimentthe data transitions of theSignal eye 1-1 of the previous data word saved.
[0119] 13 zeigt eine bevorzugteAusführungsformder Datenerkennungseinheit 13b innerhalb der digitalenSteuereinheit 13. 13 shows a preferred embodiment of the data recognition unit 13b inside the digital control unit 13 ,
[0120] DieDatenerkennungsvorrichtung 13d ist zum Wiedergewinnen desempfangenen Datenstromes gebildet und weist eine Anzahl von Paralleldatenerkennungs-FIR-FilternDR-FIR auf. Jedes Datenerkennungsfilter (DR-FIR_i)weist eine Wichtungseinheit zum Wichten der Datenabtastwerte desparallelisierten Datenstromes im Bereich der Abtastzeit auf, justiertdurch die Phasenjustiervorrichtung. Außerdem weist jedes FIR-Filter eineSummationseinheit (SUM) zum Aufsummieren der gewichteten Datenabtastwerteund eine Komparatoreinheit (COMP) zum Vergleichen der aufsummiertenDatenabtastwerte mit einem Schwellwert auf, um den logischen Werteines Datenbits D_i innerhalb des empfangenenseriellen Datenbitstromes zu detektieren. Wenn der aufsummierteDatenabtastwert größer alsein programmierbarer erster Schwellwert V_th ist,wird entschieden, dass ein empfangenes Datenbit logisch hoch ist.Wenn die aufsummierten Datenabtastwerte niedriger als ein programmierbarerzweiter Schwellwert (V_th0) sind, dann wirdentschieden, dass das empfangene Datenbit logisch niedrig ist. DieDatenerkennungs-FIR-FilterDR-FIRi sind an ein FIFO-Register angeschlossen, welches den wiedergewonnenenDatenbitstrom übereinen Ausgangsanschluss 3 der Datenwiedergewinnungseinheit 1 ausgibt.Die Anzahl der Datenerkennungs-FIR-Filter korrespondiert mit demDezimierfaktor (DF) der Serien-zu-parallel-Wandlereinheit 12.Die Datenabtastwerte des parallelisierten Datenbitstromes im Bereich derjustierten Abtastzeit werden durch die Datenerkennungs-FIR-Filtermit Hilfe der Verstärkergewichtet, welche programmierbare Verstärkungen a_i besitzen.Die programmierbaren Verstärkungena_i werden an die Datenerkennungs- FIR-Filtern über eineSteuereinheit innerhalb der Datenerkennungsvorrichtung 13d angelegt.The data recognition device 13d is formed for retrieving the received data stream and has a number of parallel data recognition FIR filters DR-FIR. Each data recognition filter (DR-FIR _i ) has a weighting unit for weighting the data samples of the parallelized data stream in the range of the sampling time, adjusted by the phase adjustment device. In addition, each FIR filter has a summation unit (SUM) for summing up the weighted data samples and a comparator unit (COMP) for comparing the summed up data samples with a threshold value in order to detect the logical value of a data bit D _i within the received serial data bit stream. If the summed data sample is greater than a programmable first threshold V _th , it is decided that a received data bit is logically high. If the summed data _samples are less than a programmable second threshold (V _th0 ), then it is decided that the received data bit is logically low. The data detection FIR filters DR-FIRi are connected to a FIFO register which transfers the recovered data bit stream via an output connection 3 the data recovery unit 1 outputs. The number of data detection FIR filters corresponds to the decimation factor (DF) of the series-to-parallel converter unit 12 , The data samples of the parallelized data bit stream in the range of the adjusted sampling time are weighted by the data recognition FIR filter with the aid of the amplifiers which have programmable gains a _i . The programmable gains a _i are applied to the data detection FIR filters via a control unit within the data detection device 13d created.
[0121] DieVerstärkunga₅ des Datenabtastwertes, welcher am dichtestenan dem idealen Abtastpunkt innerhalb des Zentrums eines Signalaugesist, wird durch die Steuereinheit innerhalb der Datenerkennungseinheit 13d sogesetzt, dass er den höchstenWert hat, wie dies in 14 gesehenwerden kann. Das Band der gewichteten Datenabtastwerte ist über mehrereSignalaugen ausgedehnt, wie dies in 14 gesehenwerden kann. Jedes Signalauge wird getrennt, basierend auf der Impulsantwortdes Datenerkennungs-FIR-Filters, ausgewertet.The gain a _{5 of} the data sample, which is closest to the ideal sampling point within the center of a signal eye, is determined by the control unit within the data recognition unit 13d set so that it has the highest value like this in 14 can be seen. The band of weighted data samples extends over several signal eyes, as shown in 14 can be seen. Each signal eye is evaluated separately based on the impulse response of the data detection FIR filter.
[0122] JedesDatenerkennungs-FIR-Filter wertet auch die Datenabtastwerte vonwenigstens einem vorausgegangenen Signaldatenauge und von wenigstenseinem nachfolgenden Signaldatenauge aus. Somit ist die Datenerkennungdurch das FIR-Filter gegenüberzusätzlichemRauschen und einer Metastabilitätder Abtastelemente in der Überabtasteinheit 10 undin der Serien-zuparallel-Wandlereinheit 12 robust.Each data recognition FIR filter also evaluates the data samples from at least one previous signal data eye and from at least one subsequent signal data eye. The data detection by the FIR filter is thus compared to additional noise and metastability of the scanning elements in the oversampling unit 10 and in the series-to-parallel converter unit 12 robust.
[0123] 15 zeigt die Impulsantwortfür dreiunterschiedliche Arten des Datenerkennungs-FIR-Filters, wie siein der Datenerkennungseinheit 13d entsprechend der vorliegendenErfindung angewendet werden. Die Filterkoeffizienten für bevorzugteAusführungsformender FIR-Filter A, B, C werden in 15 gezeigt. 15 shows the impulse response for three different types of data detection FIR filter as used in the data detection unit 13d applied according to the present invention. The filter coefficients for preferred embodiments of the FIR filters A, B, C are shown in 15 shown.
[0124] 16a zeigt die Übertragungsfunktioneines Datenerkennungs-FIR-Filters entsprechend einer bevorzugtenAusführungsform. 16a shows the transfer function of a data detection FIR filter according to a preferred embodiment.
[0125] 16b zeigt die korrespondierendeImpulsantwort einer bevorzugten Ausführungsform eines Datenerkennungs-FIR-Filters,wie es in der Datenerkennungseinheit 13d nach der vorliegendenErfindung angewendet wird. 16b shows the corresponding impulse response of a preferred embodiment of a data recognition FIR filter as it is in the data recognition unit 13d is applied according to the present invention.
[0126] 17 zeigt eine bevorzugteAusführungsformdes Regelkreisfilters 13c innerhalb der Digitalsteuereinheit 13. 17 zeigt das Regelkreisfilter 13c innerhalbder digitalen Steuereinheit 13. Das Regelkreisfilter 13c istzum Filtern der detektierten mittleren Phasendifferenz gebildet,welche durch die binärePhasendetektiereinheit 13b ausgegeben wird, um das Drehsteuersignalfür diePhaseninterpolationseinheit 9 zu erzeugen. Das Regelkreisfilter 13c weistin einer bevorzugten Ausführungsformeine PID-Filtercharakteristik auf. Das PID-Regelkreisfilter, wie es in 17 gezeigt wird, weist einenproportionalen Signalpfad, einen differenzierenden Signalpfad undeinen integrierenden Signalpfad auf. Die drei unterschiedlichenSignalpfade werden durch die Summationsvorrichtung aufsummiert undan die Phaseninterpolationseinheit 9 ausgegeben. 17 shows a preferred embodiment of the control loop filter 13c inside the digital control unit 13 , 17 shows the control loop filter 13c inside the digital control unit 13 , The control loop filter 13c is formed for filtering the detected mean phase difference, which is carried out by the binary phase detection unit 13b is output to the rotation control signal for the phase interpolation unit 9 to create. The control loop filter 13c has a PID filter characteristic in a preferred embodiment. The PID control loop filter as in 17 is shown has a proportional signal path, a differentiating signal path and an integrating signal path. The three different signal paths are summed up by the summation device and sent to the phase interpolation unit 9 output.
[0127] 18 zeigt eine Implementierungeines Regelkreisfilters 13c, wobei die Signalverstärkung derunterschiedlichen Signalpfade programmierbar ist, indem Koeffizienten(COEF-D, COEF-P, COEF-I) zugeführtwerden. 18 shows an implementation of a control loop filter 13c , the signal amplification of the different signal paths being programmable by adding coefficients (COEF-D, COEF-P, COEF-I).
[0128] Ineiner bevorzugten Ausführungsformwerden der Regelkreisfilter 13c, der binäre Phasendetektor 13b unddie Datenerkennungseinheit 13d alle in einer digitalenSteuereinheit 13 integriert, wie dies in 7 gesehen werden kann. In einer bevorzugtenAusführungsformbeinhaltet die digitale Steuereinheit 13 ferner: ein Register 13a,um den parallelisierten Datenstrom von der Seriell-zu-parallel-Wandlereinheit 12 zuempfangen, die Übergangsverlust-Detektiereinheit 13e unddie Verriegelungsdetektiereinheit 13f. Die Digitalsteuereinheit 13 weisteinen internen Datenbus 15 auf, so dass der parallelisierteDatenstrom, welcher im Register 13a gespeichert ist, derbinärenPhasendetektiereinheit 13b und der Datenerkennungseinheit 13d gleichzeitig zugeführt werdenkönnen.Das Regelkreisfilter 13c empfängt das detektierte mittlerePhasendifferenzsignal (AV-PH) aus dem binären Phasendetektor 13b über eineinterne Leitung 16 und gibt das gefilterte Signal über eineSteuerleitung 13 an die Phaseninterpolationseinheit 9 aus,wie dies in 7 gesehenwerden kann.In a preferred embodiment, the control loop filter 13c , the binary phase detector 13b and the data recognition unit 13d all in one digital control unit 13 integrated like this into 7 can be seen. In a preferred embodiment, the digital control unit includes 13 furthermore: a register 13a to the parallelized data stream from the serial-to-parallel converter unit 12 to receive the transition loss detection unit 13e and the lock detection unit 13f , The digital control unit 13 has an internal data bus 15 so that the parallelized data stream, which is in the register 13a is stored, the binary phase detection unit 13b and the data recognition unit 13d can be fed simultaneously. The control loop filter 13c receives the detected mean phase difference signal (AV-PH) from the binary phase detector 13b via an internal line 16 and passes the filtered signal through a control line 13 to the phase interpolation unit 9 from how this in 7 can be seen.
[0129] 19 zeigt ein linearisiertes Übertragungsfunktionsmodellder Takt- und Datenwiedergewinnungseinheit 1 entsprechendder vorliegenden Erfindung in der Z-Domäne. 19 shows a linearized transfer function model of the clock and data recovery unit 1 according to the present invention in the Z domain.
[0130] Derempfangene serielle Datenstrom wird durch die Überabtasteinheit 10 mitder Abtastfrequenz F_sam und einem Überabtastverhältnis OSR überabgetastet.The received serial data stream is through the oversampling unit 10 oversampled with the sampling frequency F _sam and an oversampling ratio OSR.
[0131] Durchdie Serien-zu-parallel-Wandlereinheit 12 wird der Datenstrommit einer Übertragungsfunktion dezimiert:
[0132] DasRegelkreisfilter 13c ist mit einem dezimierten Taktsignalgetaktet. Wie in 10 gesehenwerden kann, empfangen alle Einheiten in der digitalen Steuereinheit 13 eininternes dezimiertes Taktsignal übereine interne Taktleitung 17.The control loop filter 13c is clocked with a decimated clock signal. As in 10 can be seen receiving all units in the digital control unit 13 an internal decimated clock signal via an internal clock line 17 ,
[0133] DasTaktfilter 13c weist eine PID-Steuerübertragungsfunktion auf:
[0134] PolehöhererOrdnung werden durch eine offene Regelkreisübertragungsfunktion des Regelkreisfilters eingeführt:
[0135] 20 zeigt eine bevorzugteAusführungsformder Übergangsverlust-Detektiereinheit 13e innerhalb derdigitalen Steuereinheit 13. Die Übergangsverlust-Detektiereinheit 13e detektiert,wenn keine seriellen Daten durch die Takt- und Daten wiedergewinnungseinheit 1 empfangenwerden. Wenn kein Datenübergangauftritt, bewirkt eine Vergleichseinheit, dass ein Zähler CNT-TRinkrementiert wird. Wenn der inkrementierte Zählwert CNT-TR einen programmierbarenSchwellwert A überschreitet,wird ein Übergangsverlustdurch die Übergangsverlust-Detektiereinheit 13e über denAusgangsanschluss 6 der digitalen Steuereinheit 13 angezeigt. 20 shows a preferred embodiment of the transition loss detection unit 13e inside the digital control unit 13 , The transition loss detection unit 13e detects when there is no serial data by the clock and data recovery unit 1 be received. If no data transition occurs, a comparison unit causes a counter CNT-TR to be incremented. When the incremented count CNT-TR exceeds a programmable threshold A, there is a transition loss by the transition loss detection unit 13e via the output connector 6 the digital control unit 13 displayed.
[0136] WennNUM-TR = 0 und CNT-TR = A, dann ist LOSS-TR = 0, anderenfalls istLOSS-TR = 1.IfNUM-TR = 0 and CNT-TR = A, then LOSS-TR = 0, otherwise isLOSS-TR = 1.
[0137] 21a zeigt eine bevorzugteAusführungsformder Verriegelungsdetektiereinheit 13f innerhalb der digitalenSteuereinheit 13. 21a shows a preferred embodiment of the lock detection unit 13f inside the digital control unit 13 ,
[0138] DieVerriegelungsdetektiereinheit 13f empfängt das detektierte mittlerePhasensignal von dem binären Phasendetektor 13b.Das empfangene mittlere Phasensignal wird einer RMS-Einheit (RMS= quadratischer Mittelwert) zugeführt, welche inThe lock detection unit 13f receives the detected middle phase signal from the binary phase detector 13b , The received mean phase signal is fed to an RMS unit (RMS = root mean square), which in
[0139] 21b gezeigt wird, welcheein Phasensignal quadratischen Mittelwertes erzeugt, welches anzwei Komparatoren angelegt wird, welche das Phasensignal quadratischenMittelwertes mit den programmierten Schwellwerten B, C vergleicht.Wenn das Phasensignal quadratischen Mittelwertes kleiner als dererste Schwellwert B ist, wird detektiert, dass das Signal innerhalbeines Verriegelungsbereiches ist, und wenn das RMS-PH-Signal größer alsder zweite Schwellwert C ist, ist das Signal innerhalb eines Entriegelungsbereiches.Das Zählgerät zählt, wielange das Signal innerhalb des Verriegelungsbereiches oder innerhalbdes Entriegelungsbereiches ist. Wenn das empfangene Signal für eine vorherfestgelegte Zeit innerhalb des Verriegelungsbereiches ist, wirdein CDR-Verriegelungsanzeigesignal auf hoch gesetzt. Wenn das empfangeneSignal füreine längereZeit innerhalb des Entriegelungsbereiches ist, wird ein CDR-Verlustsignaldurch die Verriegelungsdetektiereinheit 13f auf hoch gesetzt. 21b is shown, which generates a phase signal quadratic mean, which is applied to two comparators, which compares the phase signal quadratic mean with the programmed threshold values B, C. If the quadratic mean phase signal is less than the first threshold B, it is detected that the signal is within a lock range, and if the RMS-PH signal is greater than the second threshold C, the signal is within an unlock range. The counter counts how long the signal is within the locking range or within the unlocking range. When the received signal is within the lock range for a predetermined time, a CDR lock indication signal is set high. If the received signal is within the unlock range for a long time, a CDR loss signal is generated by the lock detection unit 13f set to high.
[0140] 22 zeigt eine zweite Ausführungsformder Takt- und Datenwiedergewinnungseinheit 1 entsprechendder vorliegenden Erfindung. In dieser Ausführungsform weist die Phaseninterpolationseinheit 9 einen Multiplexer 9a undeine Interpolationseinheit 9b auf. Die Interpolationseinheit 9b interpoliertdas empfangene Referenzphasensignal P_i undführt dierotierten Phasensignale Si dem Eingang des Multiplexers 9a zu.Der Multiplexer 9a selektiert entsprechend dem Steuersignalein gedrehtes und interpoliertes Phasensignal S0, S45, S90, S135aus, um es an der Überabtasteinheit 10 anzulegen.Der Vorteil der Phaseninterpolationseinheit 9, wie siein 22 gezeigt wird,liegt darin, dass die technische Komplexität der Überabtasteinheit 10 im Vergleichzur ersten Ausführungsform,wie sie in 7 gezeigtwird, reduziert werden kann. 22 shows a second embodiment of the clock and data recovery unit 1 according to the present invention. In this embodiment, the phase interpolation unit has 9 a multiplexer 9a and an interpolation unit 9b on. The interpolation unit 9b interpolates the received reference phase signal P _i and carries the rotated phase signals Si to the input of the multiplexer 9a to. The multiplexer 9a selects a rotated and interpolated phase signal S0, S45, S90, S135 in accordance with the control signal to be applied to the oversampling unit 10 to apply. The advantage of the phase interpolation unit 9 as in 22 shown is that the technical complexity of the oversampling unit 10 compared to the first embodiment as shown in 7 is shown can be reduced.
[0141] 23 zeigt im Detail eineImplementierung der Takt- und Datenwiedergewinnungseinheit 1,wie sie in 22 gezeigtwird. 23 shows in detail an implementation of the clock and data recovery unit 1 as in 22 will be shown.
[0142] DieTakt- und Datenwiedergewinnungseinheit 1, wie sie in 23 gezeigt wird, ist aneinen Phasenregelkreis angeschlossen, welcher die Takt- und Datenwiedergewinnungseinheit 1 miteinem Referenztaktsignal versorgt. Das Referenzphasensignal P_i, welches durch den Verzögerungsregelkreis 8 erzeugtwird, wird an eine Mittelungseinheit und eine Interpolationsstufegelegt. Der Multiplexer 9a, welcher durch das Regelkreisfilter 13c über dieSteuerleitungen 14 gesteuert wird, führt das Phasendrehen aus. Dieinterpolierten und gedrehten Phasensignale werden an der Überabtasteinheit 10 angelegt.The clock and data recovery unit 1 as in 23 is connected to a phase-locked loop, which is the clock and data recovery unit 1 with a reference clock signal nal supplies. The reference phase signal P _i , which by the delay locked loop 8th is generated, is applied to an averaging unit and an interpolation stage. The multiplexer 9a which by the control loop filter 13c over the control lines 14 is controlled, the phase rotation is carried out. The interpolated and rotated phase signals are on the oversampling unit 10 created.
[0143] 24 zeigt eine dritte Ausführungsformder Takt- und Datenwiedergewinnungseinheit 1 entsprechendder vorliegenden Erfindung, wobei das Drehen des Phasensignals innerhalbder digitalen Steuereinheit 13 ausgeführt wird. 24 shows a third embodiment of the clock and data recovery unit 1 according to the present invention, wherein rotating the phase signal within the digital control unit 13 is performed.
[0144] Wieaus 24 ersehen werdenkann, weist die digitale Steuereinheit 13 einen integriertengesteuerten Rotator bzw. Dre her 13g auf. Der integrierteRotator 13g empfängtein Steuersignal von dem Regelkreisfilter 13c über dieSteuerleitung 14.How out 24 can be seen, the digital control unit 13 an integrated controlled rotator or Dreher 13g on. The integrated rotator 13g receives a control signal from the loop filter 13c via the control line 14 ,
[0145] 25 zeigt ein detailliertesSchaltbild der dritten Ausführungsformder Takt- und Datenwiedergewinnungseinheit 1. 25 shows a detailed circuit diagram of the third embodiment of the clock and data recovery unit 1 ,
[0146] DieTakt- und Datenwiedergewinnungseinheit 1 entsprechend dervorliegenden Erfindung nutzt Datenabtastwerte für das Phasenabschätzen ebensowie fürdie Datenerkennung. Der deserielle bzw. serien-parallel-umgesetzteDatenstrom, welcher durch die Serien-und-Parallel-Wandlereinheit 12 ausgegebenwird und in dem internen Register 13a der digitalen Steuereinheit 13 gespeichertwird, wird dem binärenPhasendetektor 13b und zur gleichen Zeit der Datenerkennungseinheit 13d zugeführt.The clock and data recovery unit 1 according to the present invention uses data samples for phase estimation as well as for data recognition. The deserial or series-parallel-converted data stream, which through the series and parallel converter unit 12 is output and in the internal register 13a the digital control unit 13 is saved is the binary phase detector 13b and at the same time the data recognition unit 13d fed.
[0147] RedundanteInformation aufgrund des Überabtastenswird zum Verbessern der Datenerkennung benutzt.redundantInformation due to oversamplingis used to improve data recognition.
[0148] Aufgrunddes Justierens der Verstärkung,welches innerhalb des binärenPhasendetektors 13b ausgeführt wird, ist die Takt- undDatenwiedergewinnungseinheit 1 entsprechend der vorliegendenErfindung gegenüberVeränderungenin der Datendichte DD des empfangenen seriellen Bitdatenstromesunempfindlich.Due to the adjustment of the gain, which is within the binary phase detector 13b is executed is the clock and data recovery unit 1 according to the present invention insensitive to changes in the data density DD of the received serial bit data stream.
[0149] DasSteuern der Phase wird mit Hilfe eines Algorithmus ausgeführt. DerVorteil besteht in der Mittelwertbildung des Phasenfehlers im PhasendetektorPD, währendzur gleichen Zeit eine mittlere Phasendetektierverstärkung garantiertwird. Dies ist speziell fürniedrige Datendichten notwendig und ist im Vergleich zu herkömmlichenPhasensortierverfahren vorteilhaft.TheControl of the phase is carried out using an algorithm. TheThe advantage is the averaging of the phase error in the phase detectorPD whileat the same time, a medium phase detection gain is guaranteedbecomes. This is specifically forlow data density is necessary and is compared to conventionalPhase sorting method advantageous.
[0150] DieDatenwiedergewinnung entsprechend der Erfindung wird durch Nutzeneiner asymmetrischen Form eines Filters so ausgeführt, dassauf die vorausgegangenen Abtastwerte in einem größeren Maße zugegriffen wird. Im Gegensatzzu herkömmlichenDatenwiedergewinnungsverfahren werden die Daten entsprechend dervorliegenden Erfindung bei einer niedrigeren Datenrate DR wiedergewonnen,indem redundante Information genutzt wird. Dieses Implementierenist beträchtlichrobuster, da die Takt- undDatenwiedergewinnungseinheit 1 entsprechend der Erfindungmehr Signalenergie fürdas Zugreifen nutzt als herkömmlicheTakt- und Datenwiedergewinnungseinheiten. Der Steuerregelkreis derTakt- und Datenwiedergewinnungseinheit 1 entsprechend dervorliegenden Erfindung enthältein programmierbares Regelkreisfilter mit einer PID-Charakteristik.Data recovery according to the invention is carried out using an asymmetrical form of a filter so that the previous samples are accessed to a greater extent. In contrast to conventional data recovery methods, according to the present invention, the data is recovered at a lower data rate DR using redundant information. This implementation is considerably more robust since the clock and data recovery unit 1 according to the invention uses more signal energy for access than conventional clock and data recovery units. The control loop of the clock and data recovery unit 1 in accordance with the present invention includes a programmable control loop filter with a PID characteristic.
[0151] DieErfindung liefert eine Kombination von Diskretzeit- und Kontinuierlicher-Zeit-Verfahrenfür das Wiedergewinnenvon Daten, basierend auf Phaseninterpolation. Es wird ein Algorithmusfür dasAuswerten der abgetasteten Datensignale verwendet. Entsprechendder vorliegenden Erfindung wird die Signalauswertung und die Datenverarbeitungvollständigdigital ausgeführt.TheInvention provides a combination of discrete-time and continuous-time methodsfor recoveringof data based on phase interpolation. It becomes an algorithmfor theEvaluation of the sampled data signals used. CorrespondingThe present invention uses signal evaluation and data processingCompletelyexecuted digitally.
11 Takt-und Datenwiedergewinnungseinheitclockand data recovery unit 22 Dateneingangdata input 33 Datenausgangdata output 44 ReferenztakteingangReference clock input 55 TaktausgangsanschlussClock output terminal 66 verlustanzeigenderAusgangsanschlussloss indicatingoutput port 77 verriegelungsanzeigenderAusgangsanschlusslock indicatingoutput port 88th VerzögerungsregelschleifeDelay locked loop 99 Phaseninterpolationseinheitphase interpolation 1010 ÜberabtastungseinheitOversampling unit 1111 Eingangspufferinput buffer 1212 Serien-zu-parallel-WandlereinheitSerial-to-parallel converter unit 1313 digitaleSteuereinheitdigitalcontrol unit 13a13a Registerregister 13b13b binärer Phasendetektorbinary phase detector 13c13c RegelkreisfilterLoop filter 13d13d DatenerkennungseinheitData recognition unit 13e13e Übergangsverlust-DetektiereinheitTransition loss detection unit 13f13f VerriegelungsdetektiereinheitVerriegelungsdetektiereinheit 1414 Steuerleitungcontrol line 1515 internerBusinternalbus 1616 Leitungmanagement 1717 interneTaktleitunginternalclock line

权利要求:
Claims (31)
[1]
Takt- und Datenwiedergewinnungseinheit zum Wiedergewinnenbzw. Wiederherstellen eines empfangenen seriellen Datenbitstromes,welche besitzt: (a) eine Phasenjustiervorrichtung zum Justiereneiner Abtastzeit im Zentrum eines Einheitsintervalls (UI) des empfangenenDatenbitstromes, wobei die Phasenjustiervorrichtung aufweist: (a1)eine Vorrichtung zum Erzeugen äquidistanterReferenzphasensignale; (a2) eine Phaseninterpolationseinheit(PIU), welche die erzeugten Referenzphasensignale um eine vorher festgelegteGranularitätbzw. Normgröße in Antwortauf ein Drehsteuersignal dreht; (a3) eine Überabtasteinheit (OSU) zum Überabtastendes empfangenen Datenstromes mit den gedrehten Referenzphasensignalenentsprechend einer vorher festgelegten Überabtastrate (OSR); (a4)eine Serien-zu-parallel-Wandlereinheit, welche den überabgetastetenDatenstrom in einen deseriellen bzw. serien-parallel-umgesetztenDatenstrom mit einem vorher festgelegten Dezimierfaktor (DF) wandelt; (a5)eine binärePhasendetektiereinheit (BPD) zum Detektieren einer mittleren Phasendifferenz(AVG-PH) zwischen dem empfangenen seriellen Datenbitstrom und demgedrehten Referenzphasensignal durch Justieren einer Phasendetektorverstärkung (PDG),abhängigvon der aktuellen Datendichte (DD) des deseriellen bzw. serien-parallel-umgesetzten Datenstromes,so dass die Veränderungder mittleren Phasendetektierverstärkung (PDG) minimiert ist;und (a6) ein Regelkreisfilter zum Filtern der detektiertenmittleren Phasendifferenz (AVG-PH), um das Drehsteuersignal für die Phaseninterpolationseinheit(PIU) zu erzeugen; (b) Datenerkennungsvorrichtung (DRM) zumWiedergewinnen des empfangenen Datenstromes, welche eine Anzahlvon parallelen Datenerkennungs-FIR-Filtern beinhaltet, wobeijedes Datenerkennungs-FIR-Filter aufweist: (b1) eine Wichtungseinheitzum Wichten der Datenabtastwerte des deseriellen bzw. serien-parallel-umgesetztenDatenstromes im Bereich der Abtastzeit, justiert durch die Phasenjustiervorrichtung; (b2)eine Summationseinheit zum Aufsummieren der gewichteten Datenabtastwerte;und (b3) eine Komparatoreinheit zum Vergleichen der aufsummiertenDatenabtastwerte mit einem Schwellwert, um den logischen Wert einesDatenbits innerhalb des empfangenen seriellen Datenbitstromes zudetektieren.Clock and data recovery unit for recoveryor restoring a received serial data bit stream,which owns: (a) a phase adjustment device for adjustmenta sampling time in the center of a unit interval (UI) of the receivedData bit stream, the phase adjustment device comprising:(A1)a device for generating equidistantReference phase signals; (a2) a phase interpolation unit(PIU) which the generated reference phase signals by a predeterminedgranularityor standard size in responseturns on a rotation control signal; (a3) an oversampling unit (OSU) for oversamplingof the received data stream with the rotated reference phase signalsaccording to a predetermined oversampling rate (OSR); (A4)a series-to-parallel converter unit, which oversampledData stream in a serial or serial-convertedConverts data stream with a predetermined decimation factor (DF); (A5)a binaryPhase detection unit (BPD) for detecting an average phase difference(AVG-PH) between the received serial data bit stream and therotated reference phase signal by adjusting a phase detector gain (PDG),dependentthe current data density (DD) of the serial or serial-converted data stream,so the changethe mean phase detection gain (PDG) is minimized;and (a6) a control loop filter for filtering the detectedmean phase difference (AVG-PH) to the rotation control signal for the phase interpolation unitGenerate (PIU); (b) Data recognition device (DRM) forRetrieve the received data stream, which is a numberof parallel data detection FIR filters,in whicheach data detection FIR filter has: (b1) a weighting unitto weight the data samples of the serial or serial-convertedData stream in the range of the sampling time, adjusted by the phase adjustment device; (B2)a summation unit for summing the weighted data samples;and (b3) a comparator unit for comparing the summedData samples with a threshold to the logical value of aData bits within the received serial data bit streamdetect.
[2]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei die binärePhasendetektiereinheit (BPD) aufweist: eine Vorrichtung zumDetektieren der aktuellen Datendichte des parallelisierten Datenbitstromes;und eine Vorrichtung zum Justieren der Phasendetektorverstärkung (PDG),abhängigvon der detektierten aktuellen Datendichte.Clock and data recovery unit according to claim1, being the binaryPhase detection unit (BPD) has: a device forDetecting the current data density of the parallelized data bit stream;and a device for adjusting the phase detector gain (PDG),dependentfrom the detected current data density.
[3]
Takt- und Datenwiedergewinnungseinheit nach Anspruch2, wobei die Vorrichtung zum Detektieren der aktuellen Datendichteeine Vielzahl von EXOR-Gates aufweist, wobei jedes EXOR-Gatezwei benachbarte Datenabtastwerte, welche durch die Überabtasteinheiterzeugt werden, vergleicht, um zu entscheiden, ob ein Datenübergangaufgetreten ist.Clock and data recovery unit according to claim2,the device for detecting the current data densityhas a large number of EXOR gates,where each EXOR gatetwo adjacent data samples, which are by the oversampling unitcomparisons are made to decide whether a data transitionoccured.
[4]
Takt- und Datenwiedergewinnungseinheit nach Anspruch3, wobei die Vorrichtung zum Detektieren der aktuellen Datendichteferner eine Summationsvorrichtung zum Akkumulieren der Anzahl von Übergängen aufweist,welche durch die EXOR-Gates detektiert werden.Clock and data recovery unit according to claim3, the device for detecting the current data densityfurther comprises a summation device for accumulating the number of transitions,which are detected by the EXOR gates.
[5]
Takt- und Datenwiedergewinnungseinheit nach Anspruch4, wobei die Vorrichtung zum Justieren der Phasendetektorverstärkung diePhasendetektorverstärkung(PDG) durch Multiplizieren der akkumulierten Anzahl der Übergänge miteinem Multiplikationsfaktor (MF) berechnet.Clock and data recovery unit according to claim4, wherein the device for adjusting the phase detector gainPhase detector gain(PDG) by multiplying the accumulated number of transitions bya multiplication factor (MF) is calculated.
[6]
Takt- und Datenwiedergewinnungseinheit nach Anspruch5, wobei der Multiplikationsfaktor (MF) erhöht wird, wenn die detektierteAnzahl von Übergängen abnimmt.Clock and data recovery unit according to claim5, wherein the multiplication factor (MF) is increased when the detectedNumber of transitions decreases.
[7]
Takt- und Datenwiedergewinnungseinheit nach Anspruch3, wobei die Anzahl (N) der EXOR-Gates zum Detektieren der aktuellenDatendichte durch das Produkt des Dezimierfaktors (DF) der Serien-zu-parallel-Wandlereinheitund der Überabtastrate(OSR) der Überabtasteinheitgegeben ist (N = DF × OSR).Clock and data recovery unit according to claim3, the number (N) of EXOR gates for detecting the current oneData density by the product of the decimation factor (DF) of the series-to-parallel converter unitand the oversampling rate(OSR) of the oversampling unitis given (N = DF × OSR).
[8]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei der Dezimierfaktor (DF) der Serien-zu-parallel-Wandlereinheitacht ist (DF = 8).Clock and data recovery unit according to claim1, where the decimation factor (DF) of the series-to-parallel converter unitis eight (DF = 8).
[9]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei die Überabtastrate(OSR) der Überabtasteinheitvier ist (OSR = 4).Clock and data recovery unit according to claim1, where the oversampling rate(OSR) of the oversampling unitis four (OSR = 4).
[10]
Takt- und Datenwiedergewinnungseinheit entsprechendAnspruch 1, wobei die Datenübertragungsrate (DR)des seriellen Datenbitstromes größer als1 Gigabit pro Sekunde ist (DR ≥ 1Gbit/sec).Clock and data recovery unit accordinglyClaim 1, wherein the data transfer rate (DR)of the serial data bit stream greater than1 gigabit per second is (DR ≥ 1Gbit / sec).
[11]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei die Wichtungseinheit der Datenerkennungsvorrichtung Signalverstärker aufweist,wobei jeder Signalverstärkereinen jeweiligen Datenabtastwert mit einer programmierbaren Verstärkung verstärkt.Clock and data recovery unit according to claim1, the weighting unit of the data recognition device having signal amplifiers,each signal amplifieramplifies a respective data sample with a programmable gain.
[12]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei die Datenerkennungs-FIR-Filter der Datenerkennungsvorrichtungan einen FIFO-Speicher angeschlossen sind.Clock and data recovery unit according to claim1, wherein the data recognition FIR filter of the data recognition deviceare connected to a FIFO memory.
[13]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei die Anzahl der Datenerkennungs-FIR-Filter dem Dezimierfaktor(DF) der Serien-zu-parallel-Wandlereinheit entspricht.Clock and data recovery unit according to claim1, the number of data detection FIR filters being the decimation factor(DF) corresponds to the series-to-parallel converter unit.
[14]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei die Überabtasteinheit(OSU) eine vorher festgelegte Anzahl von taktgetriggerten Abtastelementenaufweist.Clock and data recovery unit according to claim1, the oversampling unit(OSU) a predetermined number of clock-triggered sampling elementshaving.
[15]
Takt- und Datenwiedergewinnungseinheit nach Anspruch14, wobei die Abtastelemente D-Flip-Flops sind.Clock and data recovery unit according to claim14, wherein the scanning elements are D flip-flops.
[16]
Takt- und Datenwiedergewinnungseinheit nach Anspruch14, wobei die Abtastelemente D-Latches bzw. -Klinkenschalter sind.Clock and data recovery unit according to claim14, wherein the scanning elements are D-latches.
[17]
Takt- und Datenwiedergewinnungseinheit nach Anspruch14, wobei jeder Abtastelement durch ein entsprechend gedrehtes Referenzphasensignal,welches durch die Phaseninterpolationseinheit (PIU) erzeugt ist, getaktetist.Clock and data recovery unit according to claim14, each scanning element being characterized by a correspondingly rotated reference phase signal,which is generated by the phase interpolation unit (PIU), clockedis.
[18]
Takt- und Datenwiedergewinnungseinheit nach Anspruch17, wobei die Phaseninterpolationseinheit (PIU) einen Phaseninterpolatorund einen Multiplexer zum Drehen der Phasensignale in Antwort aufdas Drehsteuersignal aufweist.Clock and data recovery unit according to claim17, wherein the phase interpolation unit (PIU) is a phase interpolatorand a multiplexer for rotating the phase signals in response tohas the rotation control signal.
[19]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei die Verzögerungsregelschleife (DLL)ein Referenztaktsignal von einem Referenztaktgenerator empfängt.Clock and data recovery unit according to claim1, where the delay locked loop (DLL)receives a reference clock signal from a reference clock generator.
[20]
Takt- und Datenwiedergewinnungseinheit nach Anspruch19, wobei der Referenztaktgenerator ein Phasenregelkreis (PLL) ist.Clock and data recovery unit according to claim19, wherein the reference clock generator is a phase locked loop (PLL).
[21]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei das Regelkreisfilter eine PID-Charakteristik besitzt.Clock and data recovery unit according to claim1, the control loop filter having a PID characteristic.
[22]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei das Regelkreisfilter programmierbar ist.Clock and data recovery unit according to claim1, the control loop filter being programmable.
[23]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei eine Verriegelungsdetektiereinheit gebildet ist, welchedetektiert, ob die Takt- und Datenwiedergewinnungseinheit gegenüber demempfangenen seriellen Datenbitstrom verriegelt ist.The clock and data recovery unit according to claim 1, wherein a lock detection unit is formed, which detects whether the clock and data recovery unit is locked against the received serial data bit stream.
[24]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei eine Übergangsverlustdetektiereinheitgebildet ist, welche detektiert, wenn der serielle Datenbitstromgestoppt ist bzw. gestoppt hat.Clock and data recovery unit according to claim1, wherein a transition loss detection unitis formed, which detects when the serial data bit streamhas stopped or has stopped.
[25]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei die Phasenjustiervorrichtung und die Datenerkennungsvorrichtungin einer digitalen Steuereinheit integriert sind.Clock and data recovery unit according to claim1, wherein the phase adjustment device and the data recognition deviceare integrated in a digital control unit.
[26]
Takt- und Datenwiedergewinnungseinheit nach Anspruch25, wobei die digitale Steuereinheit ferner die Verriegelungsdetektiereinheitund die Übergangsverlust-Detektiereinheitbeinhaltet.Clock and data recovery unit according to claim25, wherein the digital control unit further includes the lock detection unitand the transition loss detection unitincludes.
[27]
Takt- und Datenwiedergewinnungseinheit nach Anspruch24, wobei ein Multiplexer zum Drehen des Referenzphasensignals in Antwortauf das Drehsteuersignal in der Digitalsteuereinheit integriertist.Clock and data recovery unit according to claim24, wherein a multiplexer for rotating the reference phase signal in responseintegrated on the rotary control signal in the digital control unitis.
[28]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei die äquidistantenReferenzphasensignale, welche durch den Verzögerungsregelkreis erzeugt wurden,eine Phasendifferenz Δ_φ von45° besitzen, umacht Phasensegmente zu definieren.The clock and data recovery unit of claim 1, wherein the equidistant reference phase signals generated by the delay locked loop have a phase difference Δ _φ of 45 ° to define eight phase segments.
[29]
Takt- und Datenwiedergewinnungseinheit nach Anspruch28, wobei der Phaseninterpolator Phasensignale in jedem Phasensegmentauf der Grundlage der äquidistantenReferenzphasensignale interpoliert.Clock and data recovery unit according to claim28, wherein the phase interpolator phase signals in each phase segmentbased on the equidistantReference phase signals interpolated.
[30]
Takt- und Datenwiedergewinnungseinheit nach Anspruch1, wobei die Vorrichtung zum Erzeugen äquidistanter Referenzphasensignaledurch einen Verzögerungsregelkreis(DLL) gebildet ist.Clock and data recovery unit according to claim1, wherein the device for generating equidistant reference phase signalsthrough a delay locked loop(DLL) is formed.
[31]
Verfahren zum Takt- und Datenwiedergewinnen einesempfangenen seriellen Datenbitstromes, welches die folgenden Schritteaufweist: (a) Justieren einer Abtastzeit im Zentrum eines Einheitsintervalls(UI) eines empfangenen Datenbits, welches die folgenden Unterschritteaufweist: (a1) Drehen erzeugter Referenzphasensignale in Antwortauf ein Drehsteuersignal; (a2) Überabtasten des empfangenenDatenbitstromes mit den gedrehten Referenzphasensignalen; (a3)Wandeln des überabgetastetenDatenbitstromes in einen deseriellen bzw. serien-parallel-umgesetzten Datenstrom; (a4)Detektieren einer mittleren Phasendifferenz zwischen dem empfangenenseriellen Datenbitstrom und den gedrehten Phasensignalen durch Justiereneiner Phasendetektorverstärkung(PDG) in Abhängigkeitvon der Datendichte (DD) des deseriellen bzw. serien-parallel-umgesetztenDatenstromes, um die Änderungder mittleren Phasendetektorverstärkung zu minimieren. (a5)Filtern der detektierten Phasendifferenz, um das Drehsteuersignalzu erzeugen. (b) Wiedergewinnen des empfangenen Datenbitstromes,welches die folgenden Teilschritte aufweist: (b1) Wichten derDatenabtastwerte des parallelisierten Datenstromes im Bereich derjustieren Abtastzeit; (b2) Aufsummieren der gewichteten Datenabtastwerte; (b3)Vergleichen der aufsummierten gewichteten Datenabtastwerte mit einemSchwellwert, um den logischen Wert eines Datenbits innerhalb desseriellen Datenbitstroms zu detektieren.Process for clock and data retrievalreceived serial data bit stream, which does the following stepshaving: (a) Adjust a sampling time in the center of a unit interval(UI) of a received data bit, which has the following sub-stepshaving: (a1) Rotating generated reference phase signals in responseto a rotation control signal; (a2) oversampling of the receivedData bit stream with the rotated reference phase signals; (A3)Convert the oversampledData bit stream into a serial or serial-converted data stream;(A4)Detecting an average phase difference between the receivedserial data bit stream and the rotated phase signals by adjustmenta phase detector gain(PDG) dependingon the data density (DD) of the serial or serial-parallel implementationData stream to the changeto minimize the mean phase detector gain. (A5)Filtering the detected phase difference to the rotation control signalto create. (b) retrieving the received data bit stream,which has the following substeps: (b1) Weighting theData samples of the parallelized data stream in the range ofadjust sampling time; (b2) adding up the weighted data samples; (B3)Compare the summed weighted data samples with oneThreshold to determine the logical value of a data bit within theto detect serial data bit stream.

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法律状态:
2004-11-04| OP8| Request for examination as to paragraph 44 patent law|

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2008-02-14| 8364| No opposition during term of opposition|

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2011-06-01| R081| Change of applicant/patentee|Owner name: LANTIQ DEUTSCHLAND GMBH, DE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE Effective date: 20110325 |

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2011-06-01| 8327| Change in the person/name/address of the patent owner|Owner name: LANTIQ DEUTSCHLAND GMBH, 85579 NEUBIBERG, DE |

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2016-10-01| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|

优先权:

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